DRAM的信號完整性

 

RAM的種類

目前D廠常用的是SDRAM、DDR、DDR2、DDR3。SRAM容量不能滿足要求,成本又太高。DRAM，每個內存單元更少的電路實現，內存單元基於電容器上貯存的電荷，典型的DRAM 單元使用一個電容器及一個或三個FET(場效應晶體管)製成。低成本、高密度，缺點：信息易丟失。SRAM，每單元六個FET 器件。與DRAM 相比，SRAM 使用起來更簡便，接口更容易，數據訪問時間更快。DRAM讀取具有破壞性，也就是說，在讀操作中會破壞內存單元行中的數據。因此，必需在該行上的讀或寫操作結束時，把行數據寫回到同一行中。這一操作稱爲預充電，是行上的最後一項操作。必須完成這一操作之後，才能訪問新的行，這一操作稱爲關閉打開的行。

DDR2 SDRAM 較DDR SDRAM 有多處改進。DDR2 SDRAM時鐘速率更高，從而提高了內存數據速率。隨着時鐘速率提高，信號完整性對可靠運行內存變得越來越重要。隨着時鐘速率提高，電路板上的信號軌跡變成傳輸線，在信號線末端進行合理的佈局和端接變得更加重要。

目前DRAM的信號帶寬：

DDR SDRAM 數據速率內存時鐘
DDR-266 266 Mb/s/ 針腳133 MHz
DDR-333 333 Mb/s/ 針腳166 MHz
DDR-400 400 Mb/s/ 針腳200 MHz

DDR2 SDRAM 數據速率內存時鐘
DDR2-400 400 Mb/s/ 針腳200 MHz
DDR2-533 533 Mb/s/ 針腳266 MHz
DDR2-667 667 Mb/s/ 針腳333 MHz
DDR2-800 800 Mb/s/ 針腳400 MHz
DDR2-1066 1066 Mb/s/ 針腳533 MHz

DDR3 SDRAM 數據速率內存時鐘
DDR3-800 800 Mb/s/ 針腳400 MHz
DDR3-1066 1066Mb/s/ 針腳533 MHz
DDR3-1333 1333Mb/s/ 針腳667 MHz
DDR3-1600 1600 Mb/s/ 針腳800 MHz
DDR3-1866 1866 Mb/s/ 針腳933 MHz
DDR3-2133 2133 Mb/s/ 針腳1066 MHz

DRAM的時鐘和命令信號的端接相對簡明，因爲這些信號是單向的，並端接在電路板上。而數據信號和數據選通是雙向的。內存控制器中心在寫入操作中驅動這些信號，DDR2 SDRAM在讀取操作中驅動這些信號。多個DDR2 SDRAM 連接到同一個數據信號和數據選通上，進一步提高了複雜度。

通過提供ODT (芯片內端接)，並提供ODT 信號，實現片內端接，並能夠使用DDR2 SDRAM 擴展模式寄存器對片內端接值編程(75 歐姆、150 歐姆等等)，DDR2SDRAM 改善了信號完整性。

經驗表明，電阻器值只是變化幾歐姆，就可能會給內存系統的可靠運行帶來明顯影響。

ODT示意圖

1.    DRAM信號完整性的重要性

DRAM信號完整性的重要性：決定整機的穩定性,保障DRAM的SI有一定的難度。
DRAM信號完整性有問題，首發症狀爲系統死機.還可能有功耗大發熱、壽命降低等。

2.    何謂信號完整性？

 

3.    SDRAM信號完整性的關鍵項：

A.    電源、信號幅值
上電和初始化時序

1. 對於上電和初始化來說，下列時序是必須的。
供電且保持CKE 低於0.2*VDDQ ， ODT*1 要處於低電平狀態(所有的其餘腳可以都沒有定義.) 電源上升沿不可以有任何翻轉,上升沿時間不能大於200mS;並且要求在電壓上升沿過程中滿足, VDD>VDDL>VDDQ且VDD-VDDQ<0.3 volts.
VDD, VDD和VDDQ必須由同一個電源芯片供電, 並且VTT 最大隻能到0.95 V, 並且Vref 要時刻等於VDDQ/2，緊跟VDDQ變化。
2. 開始時鐘信號並保持信號穩定.
3.在穩定電源和時鐘(CK, /CK)之後至少200ns, 然後發佈NOP 或者取消選定命令拉高CKE.
4. 等待至少400ns然後發佈預充電所有簇命令.在等待的400ns過程中要發佈NOP或者取消選定命令.
5. 發佈EMRS(2)命令. (EMRS(2) 命令, 需要將BA0拉低, 將BA1拉高.)
6. 發佈EMRS(3) 命令. (爲了發佈EMRS(3)命令,將BA0和BA1拉高.)
7.發佈EMRS命令以激活DLL. (爲了發佈”DLL激活” 命令,將A0拉低, BA0拉高並且將BA1-2和A13-A15置低.)
8. 發佈MRS命令實現 “DLL復位”.(爲了發佈DLL 復位命令, 需要將A8拉高並使BA0-1爲低)
9. 發佈預充電所有簇命令。
10. 至少發佈兩次自動刷新命令.
11. 將A8拉低，發佈模式寄存器設定命令（MRS）對芯片進行初始化操作. (也就是不對DLL復位，編程芯片的操作參數)
12.在第8步之後至少過200個時鐘週期,執行OCD 校準( 片外驅動電阻調校).如果不使用OCD校準, EMRS OCD 校準模式結束命令(A9=A8=A7=0) 必須在EMRS OCD默認命令(A9=A8= A7=1)之後發佈，用來設定EMRS的其它操作參數。
13. 現在， DDR2 SDRAM 就準備好可以進行普通的操作了。.
*1) 爲了保證ODT關閉, VREF必須有效並且ODT腳必須拉低.
*2) 如果VDDL或VDD 的電平值在正常操作過程中人爲改變, (例如e, 爲了VDD 相交測試, 或者節省功率)
則必須執行“DLL 復位”.

怎樣“計量”一個DRAM信號的質量，見下圖：

B.    相位餘量

理想的相位餘量

C.    相位穩定性、抖動

D.    單調性

E.    輸出阻抗、阻抗匹配
DRAM的輸出阻抗是多少？怎麼判斷？多片數據線並聯怎麼處理？

這種佈線叫做Y型分枝，如果對特性阻抗有嚴格的要求，處理這種走線要特別小心：兩條並聯50歐的走線與電阻並聯是一樣的，相當於一條25歐的走線，如果驅動端是50歐的，從該分枝處“看到”的是25歐，在這一點會形成反射。正確的處理，參照圖B，分枝設計成100歐；參照圖C，讓分枝位置非常靠近驅動端，以便讓阻抗不連續發生在關鍵長度內，這樣阻抗不連續的影響就不重要了。

F．傳播時間

使用蛇形線，補償匹配傳播時間。

5．DRAM信號完整性的檢測驗證方法手段。

A.    確認信號的幅值？
B.    確認輸出阻抗？
C.    確認相位餘量？

6．基本測試工具。

A．    示波器的帶寬？
B．    示波器探頭的種類和帶寬？

示波器的的探頭是需要每個通道“認領”一根，校正好它後，做好標識。
上圖是示波器的兩個通道,同樣的探頭測試同一個信號,由於探頭沒有準確的調諧匹配,顯示的波形有很大的差異,可見探頭針對每個通道準匹配後,才能夠準確標定信號的質量.
C．    邏輯分析儀的應用。

高頻邏輯分析儀探頭

高頻邏輯分析儀,主要用於測量信號的時序和相位餘量,爲了提高測量的保真度,使用特別設計的探頭.

電子書DRAM信號異常的例子，見下圖：