實驗基於多思計算機組成原理網絡虛擬實驗系統
實驗室地址：http://www.dsvlab.cn/
實驗目的：
1.完成全加器的電路圖
2.實現 2 位串行進位並行加法器
前置知識：
半加器：
半加器電路是指：對兩個輸入數據位相加，輸出一個結果位和進位，沒有進位輸入的加法器電路。 是實現兩個一位二進制數的加法運算電路
類比：現實中我們可以很容易計算出 1 + 1 = 2這樣簡單的基礎加法問題，但是計算機中沒有人這樣智能，計算機本質就是元器件，邏輯電路組成的工具。
計算機必須藉助基本的邏輯元部件才能實現加法操作。
基本電路邏輯單元
半加器邏輯真值表
| 被加數A | 被加數字B | 和數S | 進位數C |
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
不難看出：
半加器的基本實現通過基本邏輯單路異或電路就能實現對和的計算
進位的統計則完全可以藉助一個與門電路來進行實現
特點：
輸入沒有進位，而輸出沒進位
基本電路圖：
不難看出，半加器的電路還是相對簡單的，一個異或邏輯單元，一個與門邏輯單元，接入輸入信息接通電源後就能實現~~~
全加器
全加器英語名稱爲full-adder，是用門電路實現兩個二進制數相加並求出和的組合線路，稱爲一位全加器。一位全加器可以處理低位進位，並輸出本位加法進位。多個一位全加器進行級聯可以得到多位全加器
特點：
在半加器基礎上改進，使得輸入有進位，輸出有進位，即三輸入二輸出的一個部件
全加器真值表
| 輸入 | 輸出 | |||
| Ai | Bi | Ci | Si | Ci+1 |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
1 位二進制加法器有三個輸入量：兩個二進制數字 Ai、Bi 和一個低位的進位信號 Ci，這三個值相加產生一個和輸出 Si 以及一個向高位的進位輸出 Ci+1，這種加法單元稱爲全加器，其邏輯方程如下：
Si=Ai⊕Bi⊕Ci (1.1) [⊕異或操作]
Ci+1=AiBi+BiCi+CiAi所需電路元器件：
與非門、異或門、開關、指示燈
思路：
求和部分：逐位相加，兩個輸入相加，之後再同進位輸入信息相加 --------> 異或門實現
進位部分：輸入與非 輸入和同進位與非 之後兩個結果在進行與非 -----> 藉助與非電路實現
電路邏輯圖：
2 位串行進位並行加法器 的實現
將全加器進行串接，進位信息前一個全加器提供
串行進位並行加法器的主要缺點是什麼？有改進的方法嗎？
答：高位的運算必須等到低位的進位產生才能進行，因此運算速度較慢。改進方法：爲了提高運算速度，可採用超前進位的方式，即每一位的進位根據各位的輸入同時預先形成，而與低位的進位無關。比如74ls283芯片
能使用全加器構造出補碼加法/減法器嗎？
答：可以。因爲當前計算機中加法和減法都是通過加法器來實現的。數值一律用補碼來存儲可以將符號位和其他位一起處理，便於加法和減法運算。
小結
重點闡述半加器，全加器，二位串行並行加法器的原理及電路圖，同時給出真值表的分析