#沐朝露兮以自華，覓大道兮以求成
我又滾過來了，研究了20多天RISCV，結果最後因爲硬件問題導致無法在比賽中使用RISCV CPU，雖然已經臨近比賽後期了，非常的崩潰，但是也沒有什麼辦法。唉，一切不過是從頭再來罷了。（寫寫博客舒緩我心中苦悶）
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今天介紹一下如何利用 Robei EDA 生成文件，導入vivado中，綜合下載到開發板裏。拿我一個PWM控制舵機的代碼爲例。
Robei EDA設置
假設代碼模塊（model文件）經過仿真驗證，已經封裝好了。
如圖
把所有的模塊封裝好了，那麼，就到了生成管腳約束文件（xdc文件）的時候了。
在菜單欄，選擇Setting—FPGA，這個選項是針對FPGA的品牌，生成對應文件的設置。
目前只支持Xilinx 和 Altera 這兩家公司，希望 Robe i能夠儘快把適配國產FPGA開發環境提上日程。比如上海安路的TD，還有廣東高雲的
選擇好後，點擊新建文件，在文件類型那裏，選擇constrain文件，這個就是管腳約束的設置。
生成文件後保存。初始情況就是這樣
像設置激勵文件一樣，把模塊和管腳拖上去。這裏要強調，由於我key的數據設置是4，所在管腳上，要同樣給四個IO，連接的時候把他們連在一起就可以了。
連線，如圖。線的順序就代表了IO口對應數組的值。如果對順序有所改動，直接在屬性上改動就可以了。
然後，吧IO口的名稱，依照着自己用的開發板，把相應外設的管腳位置名稱，一一對應的寫在上面。我的開發板就是這麼對應的。
設置成功後，編譯文件，如果看到編譯成功。就說明約束文件已經生成了。在Codeview裏可以看到它的約束文件。
這個時候，回到保存這個文件的文件夾裏，是能夠看到Robei生成的.v文件和.xdc文件。
這個時候，Robei EDA就完成了它的使命，光榮的整好了我們的代碼，下面可以交給Vivado了。
Vivado 部分
新建一個Project ，在添加設計文件的時候，將Robei 生成的.v文件放進去。
在添加約束文件的時候，將xdc文件導入進去。
芯片選型根據自己的開發板來設置，我就不放過程了。不會的可以在CSDN上搜索，如何新建Vivado的Project文件。
新建好Project後，可以直接進行綜合，也就是 Run implementation。成功之後就可以生成比特流（
Bitstream）文件了。
生成後，可以直接Program Device，也就是下載程序。
因爲是一個舵機控制，照片也看不出效果，這裏就不放出來了。
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沒有成功燒寫RISCV代碼一度讓我非常崩潰，我甚至因爲這個事情怒及攻心，差點發燒被隔離。但是結果也不是很好，我得了急性咽喉炎，嗓子啞了，一個星期一句話都說不出來。我很崩潰，電賽失利都沒有那麼崩潰，但是也沒有辦法，總不能棄賽不做了吧。所以只能又把自己逼入絕境，
唉，苦澀纔是正常的生活啊。