寫這篇博客的時候，暫未調試ADS6445，只是想資料整理一下，方便自己理解、查看。中間可能會有一些理解錯誤的地方，歡迎大家批評指正。
目錄
5.4.1 1-Wire, 1× frame clock, 14× and 16× serialization with DDR bit clock
5.4.2 2-WIRE INTERFACE - 16× SERIALIZATION WITH DDR/SDR BIT CLOCK
5.4.3 2-WIRE INTERFACE - 14× SERIALIZATION SDR BIT CLOCK
5.4.4 2-WIRE INTERFACE - 14× SERIALIZATION DDR BIT CLOCK
1. 芯片特性
- 最大采樣率125MSPS，可支持125/105/80/65MSPS採樣
- 14bit分辨率
- 3.5db 粗增益和可編程高達6db增益
- 可編程調整SFDR(無雜散動態範圍)/SNR（信噪比）之間的平衡
- 串行LVDS輸出
- 支持Sine, LVCMOS,LVPECL,LVSD時鐘輸入，振幅可以下降到400mVPP
2.應用範圍
- 基站中頻接收機
- 多樣性接收機
- 醫學成像
- 測試設備
3. 芯片簡介
ADS6445/ADS6444/ADS6443/ADS6442(ADS644X)系列是4通道14位125/105/80/65MSPS AD轉換器。LVDS串行輸出減少了接口數量。器件包括3.5db粗增益調節選項，還有步長爲1db的可編程0-6db細增益，用於提高SFDR性能，但是信噪比下降很小。
每個ADC輸出都有2線的LVDS，使其想比較1線接口，串行數據速率減半。當數據速率較低的時候，也可以採用單線接口傳輸。輸出可以高位在前也可以低位在前，可以輸出二進制補碼，也可以直接二進制輸出。
4. 芯片功能框圖
更正： 並行配置接口，不是配置部分寄存器，而是可以獨立使用，配置所有的寄存器。
5. 芯片詳細描述
5.1 推薦的操作條件
5.2器件編程模式
器件支持獨立的並行或者串行編程配置模式，還支持並行和串行共用的編程模式。
5.2.1 只用並行模式
保持RESET拉高（to LVDD）切換爲並行模式。CFG1, CFG2, CFG3,CFG4, PDN, SEN, SCLK, and SDATA 都用做並行接口控制。具體對應的控制內容看手冊中table3 ，table 5 - table8.
5.2.2 只用串行模式
串行模式首先必須復位寄存器，通過產生一個reset引腳上的高脈衝（復位時候拉高，然後再拉低），或者置位復位寄存器。復位結束後，reset引腳必須是拉低的。並行接口總線在這裏沒有應用，必須拉低，不能懸空。同時，設置寄存器OVRD -地址0X0D寄存器的D10位，爲不使能並行控制模式
5.2.3 串行模式和並行模式都使用
並行接口仍然需要用，這裏不需要接地。串行模式在配置的時候，還是需要先復位。
5.3 寄存器描述
代碼未經過驗證，後期驗證了會更新上傳。寄存器詳細描述看手冊。
這裏比較不太確定的就是增益的控制，可能實測了才知道具體設置多少合適。
輸出模式，這裏也是隨便寫的，根據實際要求，看是選擇1線還是2線，輸出SDR還是DDR，14bit還是16bit。都需要根據項目具體要求來定
assign confi_data[0] = 16'b00000_10000000000; //addr = hex00. power down . D10 = 1 ,復位內部寄存器，賦值爲0
assign confi_data[1] = 16'b00100_00000000000; //addr = hex04. input clock buffer gain control. D6-D2 當時鍾輸入是正弦波的情況下，根據輸入時鐘VPP 來選擇gain
assign confi_data[2] = 16'b01010_00000000000; //addr = hex0A. patterns . D9 ---data format select 二進制補碼 或二進制
// D7-D5-- Capture test patterns
assign confi_data[3] = 16'b01011_00000000000; //addr = hex0B. custom pattern A
assign confi_data[4] = 16'b01100_00000000000; //addr = hex0C. D10-D8----fine gain control
// D4-D0 upper 3 bits of custom pattern
// 理解的是越大越好，也不知道對不對
assign confi_data[5] = 16'b01101_00000000011; //addr = hex0D. D10-- over ride bit
// D7 --- byte /bit wise output (only when 2-wire is selected)。 0 -- byte 模式簡單 ，1-- bit 模式
// D6 --- MSB OR LSB .0 MSB
// D5 --- Coarse gain control 粗增益控制
// D4 --- 0 時鐘下降沿鎖存， 1 時鐘上升沿鎖存 (SDR模式下有效)
// D2 --- 0 14X serialization , 1 16x serialization 。16模式，感覺沒必要，增加額外開銷傳輸0
// D1 --- 0 DDR ,1 SDR
// D0 --- 0 - 1 wire interface ,1- 2 wire interface
assign confi_data[6] = 16'b10000_00000000000; //addr = hex10. LVDS current ,internal termination
assign confi_data[7] = 16'b10001_00000000000; //addr = hex11. D10 -D9 00 Byte-wise or bit-wise output, 1x frame clock.11 Word-wise output enabled, 0.5x frame clock
// D4 -D0 LVDS internal termination
5.4 數據輸出接口
爲方便ASIC或者FPGA處理數據 ADS644X，AD提供了多種輸出模式：
• 1-Wire, 1× frame clock, 14× and 16× serialization with DDR bit clock
• 2-Wire, 1× frame clock, 16× serialization, with DDR and SDR bit clock, byte wise/bit wise/word wise
• 2-Wire, 1× frame clock, 14× serialization, with SDR bit clock, byte wise/bit wise/word wise
• 2-Wire, (0.5 x) frame clock, 14× serialization, with DDR bit clock, byte wise/bit wise/word wise
我現在用的ADS6445，最大采樣125MSPS，所以，上圖中的所有模式，我都可以配置使用。如果選擇的是其他器件，則要根據器件最大采樣率來進行取捨。在上述模式選擇時，不僅要考慮時鐘、串行數據速率（時鐘或串行數據速率越高，時序約緊張）；還需要考慮串行輸出模式是否方便後期iserdese2的處理。
5.4.1 1-Wire, 1× frame clock, 14× and 16× serialization with DDR bit clock
該模式適合速率較低的時候，
5.4.2 2-WIRE INTERFACE - 16× SERIALIZATION WITH DDR/SDR BIT CLOCK
5.4.3 2-WIRE INTERFACE - 14× SERIALIZATION SDR BIT CLOCK
5.4.4 2-WIRE INTERFACE - 14× SERIALIZATION DDR BIT CLOCK
5.5 測試模式
測試模式用來判斷輸出的DCLK是否能正確採樣數據，FCLK是否同步正確。其實 也就是LVDS 用iserdese2那部分是否正確。不過，看博客有人說，用測試模式出來的數據沒有問題，採用正弦波輸入的時候有問題。實際應用的時候，用了測試模式，還需要在輸入端輸入正弦波驗證沒問題以後再用實際數據測試。
