原创 VS2015安裝不了microsoft SQL server compact 4.0，自己重裝時出現錯誤，需要回退安裝，錯誤碼1935
參考了這一篇： https://jingyan.baidu.com/article/fec4bce2bccfdaf2608d8b70.html 但是出現了需要重啓的情況，重啓之後雖然成功掃描，但是報告修復失敗。 但是microsoft S
2020-06-29 07:11:07
原创 聯想電腦重新安裝Windows系統後一直卡在BIOS裏，選擇系統所在磁盤，依舊卡在boot裏，已解決
先說兩句如何重裝系統 1 Fn+F2可以進入boot設置模式 2 設置boot順序之後可以使用U盤中的Windows系統 3 格式化C盤 4 在系統安裝程序中選擇相應的鏡像文件、作爲安裝位置和驅動位置的C盤，進行安裝 5 安裝後拔出U盤重
2020-06-29 07:11:07
原创 夏宇聞verilog第十章答案_練習五
源碼： module sel8_1( a0, a1, a2, a3, a4, a5, a6, a7, b, sel ); input [3:0] a0,a1,a2,a3,
2020-06-24 21:52:55
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原创 兩個藍牙設備連接的時候，在HCI層需要互發的Command&Event
轉載文章，以防丟失，侵刪： https://blog.csdn.net/u010657219/article/details/42192481
2020-06-24 21:52:55
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原创 夏宇聞verilog第十章答案_練習一
內容經過我的仿真和測試，若有錯漏，請留言指出！ 源碼： module Com(a,b,out); input [7:0] a,b; output out; assign out = (a > b)? 1:0; endmodule 測
2020-06-24 20:44:10
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原创 linux複製文件permission denied
將源文件複製到目的文件夾： cp sourcedoc directionfolder 提示這個文件夾不允許改動 cp: cannot create regular file 'sourcedoc ': Permission denied
2020-06-24 20:44:10
原创 Verilog工具&module例化工具ModuleEase&如何在notepad++裏面打開exe
以前在例化一個module的時候，總需要手動修改，手動排版： 使用作者寫的小工具能避免這種繁瑣！ 選擇模塊，複製：ctrl + c，再按下以下組合鍵： 再ctrl + v粘貼： 之後需要連接那些線，由於需求因人而異，就沒做成這
2020-06-24 20:44:10
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原创 夏宇聞verilog第十章答案_練習三
源碼： module wavegene( clk_in_10M, clk_out, reset ); input clk_in_10M,reset; output clk_out; reg clk_out2;
2020-06-24 20:44:10
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原创 reg和integer可以相乘嗎_'factorial' already exists; must not be redefined as a function.
reg和integer可以相乘，不過integer默認有符號，並且相乘之前不要忘了初始化 reg名不可同函數名，函數返回值無法被初始化，不過可以在函數內部初始化 function [47:0] factorial; input [1
2020-06-24 20:44:10
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原创 夏宇聞verilog第十章答案_練習六
源碼： module functions( a, b, clk, rst, error, sel ); input [15:0] a; input [1:0] sel; input clk
2020-06-24 20:44:10
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原创 win10U盤重裝無法進行，一直轉圈加載，不進入安裝界面超過半小時
百度百科給出的安裝方法，一般來說點擊量只要足夠，質量就不會差： https://jingyan.baidu.com/article/75ab0bcb27759c96864db286.htm l但是我在安裝的時候出現了上面win10圖標，下
2020-06-24 20:44:10
原创 夏宇聞verilog第十章答案_練習四
源碼： module blocking_non_blocking( a, b, c, clk, sel ); input clk; input [1:0]sel; input [3:0]a; outp
2020-06-24 20:44:10
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原创 Non-blocking assignment in function is illegal_near "end"( endmodul): syntax error, unexpected end.
函數裏面必須阻塞賦值。 函數有endfuction task有endtask case有endcase，不能忘掉
2020-06-24 20:44:10
原创 夏宇聞verilog第十章答案_練習二
注意，最開始一定要reset一下，否則輸出時鐘沒有初始值，一直都是X。 原書寫法（修改了一下，嘗試了一下forever）： 源碼： module div2( clk_in, clk_out, reset ); i
2020-06-24 20:44:10
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原创 verilog中reg只能在always塊內使用_always塊能只能用reg
reg只能用在always塊內： 嘗試在modelsim中編譯： reg [3:0] c; c <= 4'b1100; //報錯如第一張圖 reg [3:0] c; c = 4'b1100; //報錯如第二張圖 always塊內只能用
2020-06-24 20:44:10
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