原创 第二個excel VBA demo —— 根據規則生成加班申報數據
前言 第一個demo在這裏，走過路過不要錯過，嗨起來： 第一個excel VBA demo —— 添加信號並生成一段Verilog代碼 第二個demo要解決快速生成加班數據的問題，具體情況在於某公司的週末加班規則如下： 原則上加班時間區間
2020-07-05 22:54:26
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原创 【Verilog】generate和for循環的一些使用總結（2）
前言 場景還是前面那個場景，這次主要針對for循環做一些總結； 【Verilog】generate和for循環的一些使用總結（1） for循環歸納 在編譯和綜合階段，編譯器會將for循環展開，因此for循環的起點和終點都必須是常數才能夠綜
2020-07-03 17:27:37
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原创 【Verilog】generate和for循環的一些使用總結（1）
前言 之前使用generate和for時候一直糊里糊塗的使用，所以今天靜下心來總結一下，順便看看有哪些坑。 做一個模塊，輸入爲多路data通過bit map型vld信號作爲標記，輸出爲單路data，取多路信息中port num值最大的那一
2020-07-03 17:27:37
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原创 【perl腳本】perl one line的幾個有趣實例2
前言 【perl腳本】perl one line的幾個有趣實例1 繼續上文寫最後的實例，花式處理文本里的空行！ 實例14：文本的每行後面都加空行 $\：輸出分隔符，打印每行後默認有一個$\，默認是undef； 在BEGIN塊中設置，執
2020-07-03 17:27:37
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原创 【perl腳本】perl one line的幾個有趣實例1
前言 作爲一個萌新，最近癡迷於各種一行式腳本，比如sed/grep/awk等，這次來探究下perl一行腳本的幾個有趣實例； 關於perl one line的語法規則，直接看這位大神的博客就好： https://www.cnblogs.co
2020-07-03 17:27:37
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原创 【異步電路碎碎念1】 —— 到底什麼是異步電路
異步電路是我們在進行IC設計時候必須要跨越的一道坎，必須要掌握的基礎知識。個人認爲對異步電路的理解以及處理經驗是衡量一個IC前端水平的重要指示。不過最可怕的是哪怕你想的再明白理解的再清楚，也還是可能會翻車，簡單說異步電路堪稱IC芯片出錯重
2020-06-23 04:17:59
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原创 Linux命令行直接打開全局路徑下的python腳本
存在問題 我個人習慣把所有的腳本都放在一個全局執行目錄中，這樣引發了一個問題，當我需要打開腳本進行定位時後至少要進行兩部操作： 1. which 腳本 2.gvim打開腳本 每次都這樣實在是太繁瑣了，因此想了兩個辦法來解決這個問題； 解
2020-06-23 04:17:59
原创 【異步電路碎碎念2】 —— 跨異步引發的電路危機
跨異步本身呢是一種常見的信號處理，不過呢一旦處理不當就會引發多種電路危機，而這些電路危機大多與亞穩態有或多或少的關係。 亞穩態是我們老生常談的問題了，再來複習一下什麼是亞穩態呢。 在數字電路中信號處於非0非1、介於高低電平閾值之間未定義的
2020-06-23 04:17:59
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原创 【異步電路碎碎念3】 —— 跨異步的處理原則
接 https://blog.csdn.net/moon9999/article/details/102099489 學習了跨異步的基礎概念和引發問題後，繼續學習下應該如何處理跨異步的場景。 查詢了一些資料後，總結起來跨異步處理的大原則有
2020-06-23 04:17:59
原创 數字前端的功能驗證利器——SVA斷言學習筆記
在我們辛苦搭建環境之餘，不如先放鬆下學習一下非常流行並且歷史悠久的斷言技術(assertion)，熟練掌握斷言技術通過斷言進行行爲檢查可以及時發現代碼中的低級的bug。以下內容大部分參考了《SystemVerilog Assertions
2020-06-23 04:17:59
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原创 【system verilog】非合併數組、合併數組、混合數組和多維數組的小探討
前言 來了的話點個贊吱一聲在走呀~~~ 因爲需要解決一個問題，所以決定對合並數組/非合併數組以及混合場景進行進行一下探索。 問題 已知一個多維混合數組的定義爲： bit [3:0][7:0][15:0] Array [3:0][7][6
2020-06-23 04:17:58
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原创 【system verilog】孤陋寡聞了，原來覆蓋率是可以對序列進行收集的
前言 做了兩年多的數字前端驗證，盡然直到今天才知道原來覆蓋率是可以對序列進行收集的，也就是說我不僅可以在橫向收集組合情況，還可以縱向收集時間維度上信息的改變情景。 參考 詳細的內容可以參照“IEEE System Verilog stan
2020-06-23 04:17:58
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原创 python與perl語言，字符串轉義與正則匹配轉義混合探究
前言 平時寫腳本，經常會被正則匹配中的轉義弄得頭大，因此基於perl和python的字符串轉義和正則匹配轉義探究一下轉義的規則。 字符串轉義 腳本語言的字符串轉義基本是通用的，菜鳥教程中羅列了一下基本的轉義字符： 轉義字符 描述 \(在行
2020-06-23 04:17:57
原创 【system verilog】OOP屬性下的構造函數new，虛方法virtual和cast方法（1）
前言 今天和某大佬交流了下System Verilog中的OOP屬性，本來自己對這塊一直感覺還比較良好，但是跟大佬交流後才發現原來要學的還有很多。 拓展類的構造函數 具體內容可以參考"IEEE system verilog標準" 8.7
2020-06-16 06:55:28
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原创 【system verilog】OOP屬性下的構造函數new，虛方法virtual和cast方法（3）
前言 接 https://blog.csdn.net/moon9999/article/details/106748050，想到哪補充到哪。 cast方法 我們需要明確system verilog中的句柄指向規則，概括起來就是： 本類句柄
2020-06-16 06:55:28
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