原创 SV——Yikes! Why is My SystemVerilog Still So

  0. 介紹 這個Cummings在2019年DVCon會議上的論文《 Yikes! Why is My SystemVerilog Still So Slooooow 》,主要講關於systemverilog仿真速度與coding之

原创 SV——override

0. 介紹 SV中引入OPP,也會有類似於C++裏的override和overload考慮。   1. override 重寫 重寫有數據成員重寫和方法重寫,看下面例子 1 2 3 4 5 6 7 8 9 10 11 12 13 14

原创 Introduction about Advanced Functional Verification

      Electronic gadgets are an integral part of our day-to-day life. Lifeline of these gadgets/products are semiconduc

原创 DMA簡介

突然發現一個很好的課程,裏面有將DMA,非常好,花了69買下來了,DMA的鏈接如下: https://time.geekbang.org/column/article/118657 注意: 個人整理,有誤無責。   0. CPU控制的數據

原创 STA——multicycle path

之前去地平線面試的時候被問到了multicycle path的一點問題,其實這個問題我應該知道,看過《Constraining Designs for Synthesis and Timing  Analysis A Practical

原创 VCS仿真流程

去中興面試的時候被問到vcs 的使用方式,現在整理一下。 1. three-step flow 第一步:analysis——vlogan、vhdlan   在analysis phase中VCS會檢查文件的語法錯誤,並將文件生成elabo

原创 UVM——virtual sequencer和virtual sequence

 0. 介紹   整理UVM中的virtual sequence和virtual sequencer。   1. virtual sequencer 特點 1. high-level control of multiple sequenc

原创 Cummings異步FIFO——第一篇

0. 參考 Simulation and Synthesis Techniques for Asynchronous FIFO Design --- Clifford E. Cummings, Sunburst Design 1. 異步F

原创 Cummings異步FIFO——第二篇

0. 參考 Simulation and Synthesis Techniques for Asynchronous FIFO Design with Asynchronous Pointer Comparisons -- Cliffor

原创 SystemVerilog——數據類型

SystemVerilog中擴展了Verilog中的數據類型,增加雙狀態數據、動態數組、隊列等。   1. 內建類型 1.1 logic類型 SV中將reg類型替換成logic關鍵字,logic既可以在塊語句中被賦值,也可以在assign

原创 python腳本搜索文件內容並打印

自己設定關鍵字,根據關鍵字在當前目錄和當前目錄的子目錄下,搜索文件內容,將含有關鍵字的行打印出來。 因爲有一個錯誤,搞了兩個多小時才弄好,這個在代碼中有標註。 # coding = utf-8 #2018-12-29 #在文件夾中搜索

原创 python中self用法小結

在class中self表示類實例,即class object, class NUM:     def prt(self):         print(self)         print(self.__class__) num1=NU

原创 VMware虛擬機中屏幕不能隨窗口變化

方法一、  先啓動虛擬機,然後VMware軟件上    虛擬機>安裝(更新)VMware tools,會彈出一個VMware tools的壓縮包,解壓後,打開vmware-install.pl進行安裝 方法二、 vm軟件給的VMware

原创 Altium Designer使用

1. 快捷鍵 a. 插入過孔 ctrl+shift+鼠標滾輪 b. 測量距離 ctrl+M c. mil  mm切換 ctrl+g     2. 操作 a. 從已有的schematic中提取component          Desig

原创 MATLAB畫圖例子

f=[0.15 1 4 11 20] d=[1 1.3 2.5 5.3 9.5] semilogx(f,d,'-*r','linewidth',2); axis([0,20,0,12]); legend('delay of buffer'