原创 【xilinx DDR3 初探2】黑金A7101 DDR3代碼解讀
這裏就沒有形成文檔，直接天馬行空的敲一點關鍵內容吧。一，參考文檔1.參考資料 XILINX_DDR3_IP核使用教程，一共仿真，綜合，測試，應用，最終篇 5個，https://download.csdn.net/download/walk
2020-06-30 06:07:39
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原创 【xilinx DDR3 初探1】用戶接口刷新問題
轉載自EETOP http://bbs.eetop.cn/thread-875310-1-1.html 【背景】一年多沒有寫FPGA代碼了，最近開始搞DDR項目，想深入研究一下DDR IP核的三個刷新接口【平臺】A7 + DDR3 【
2020-02-26 08:08:32
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原创 【xilinx DDR3 初探3】黑金A7101 DDR3例程中數據和地址對齊問題測試
黑金例程中，數據先寫完，地址後寫完，總感覺有點風險比如數據已經寫完，但是地址系統還沒有寫完，這個時候由於某些因素對men_burst.v模塊進行了復位，數據寫了128個地址只寫了不到128個，那後面的讀寫還是否正常？ 【現象描述】一、第一
2020-02-26 08:08:32
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原创 Quartus II警告及原因
點擊打開鏈接 http://www.cnblogs.com/zhanghankui/archive/2013/01/10/2855250.html
2018-08-30 15:32:04
原创 ZigBee初探
最近幾天在幫同學做畢設，日程如下： 5.27-5.31 完成了協調器接收路由器的信號信息，對協調器進行定位。 6.01-6.02 寫了定位算法，重心法；想移植到CC2530上面去，結果會有錯誤，經過測試，發現是芯片要用40s完成一次計算；
2018-08-30 15:32:04
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原创 Verilog iic
收穫： 1.cstate狀態機一旦作爲其他過程塊的輸入，就會被綜合掉。 2.signaltap 中狀態機會跑飛，網上有人說是clk時鐘不穩定造成的。 3.發現寫的程序正確，數據可以用單片機讀取；讀的程序有問題。首先插入輸出代碼
2018-08-30 15:32:04
原创 verilog-1 FPGA串口通信問題解析
</pre>這裏是有問題的代碼，（修改版在後面）<pre class="cpp" name="code">/**/ `timescale 1ns / 1ps module uart_tx( clk,rst_n, rx,tx,
2018-08-30 15:31:52