原创 Verilog例化（調用）模塊注意事項
在verilog中調用模塊主要有兩種寫法： 1，第一種需要將模塊變量與所調用的模塊的端口順序擺放一致。 本文引用自 https://blog.csdn.net/llxxyy507/article/details/81047723 一
2020-06-24 03:41:15
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原创 Verilog操作符（邏輯操作符，位操作符，遞減操作符Reduction Operators），異或運算
1，Verilog邏輯操作符 邏輯操作符 功能 A與B的運算 C與D的運算 && 邏輯與 A&&B= 0 C&&D= 1 | | 邏輯或 A| |B= 1 C| |D= 1 ！ 邏輯非
2020-06-24 03:41:15
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原创 遞歸的理解以及與循環，迭代的區別（Python 示例）
目錄 1，什麼是遞歸 1.1，遞歸與循環的區別 2，遞歸函數實例 2.1，Fibonacci sequence（斐波那契數列） 2.2，Collatz sequence 1，什麼是遞歸 遞歸最初給我的感覺就是循
2020-06-24 03:41:05
原创 Python中類，對象，面向對象編程（OOP）的理解
目錄 1，給大家介紹對象 2，對象的創建與使用 2.1，對象的創建 2.2，對象的使用 2.3，添加和刪除屬性 2.4，構造方法（__init__）和析構方法（__del__） 2.5，對象的私有屬性 3，面向對象的精髓（封裝，繼承，多態
2020-06-24 03:41:04
原创 Perl學習之------哈希的排序
哈希是perl中一種重要的數據結構，計算機中hash表是完全亂序存儲的，是爲了最大化查找的速度。對hash的排序主要有按照key進行排序，或按照value進行排序。 兩種排序都是將哈希的key進行排序，前一
2020-06-24 03:41:04
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原创 通過命令行安裝 Python 的第三方模塊
打開pip.exe會閃退，導致無法安裝python第三方模塊。通過使用命令行安裝可以規避這個問題，實現第三方模塊的正確安裝。 問題：pip.exe閃退，無法通過GUI界面安裝python 第三方模塊 解決：採用命令行安裝
2020-02-22 08:39:51
原创 【''I'm Feeling Lucky'' baidu 查找】 詳細解析
目錄 1，確保所需的模塊全部安裝 2，找到所用瀏覽器的User-Agent 信息 3，完整代碼塊 4，存在的問題 1，確保所需的模塊全部安裝 該程序用了sys， webbrowser， requests， pypercli
2020-02-22 08:39:51
原创 【下載所有XKCD漫畫】 詳細解析
目錄 1，實現目的 2，準備工作 2.1，確保所需模塊已安裝 2.2，腳本思路 3，全部代碼 4，執行結果 1，實現目的 XKCD 是一個流行的極客漫畫網站。首頁 http://xkcd.com/有一個“Prev”按鈕，讓用戶導航到前面
2020-02-22 08:39:51
原创 SystemVerilog——Polymorphism（多態）的理解
SystemVerilog作爲一門面向對象的語言，和其他面向對象的語言一樣，特性就是：封裝，繼承，多態。 嘗試着去理解多態，網上有說：多態指調用相同的名字和方法，得到的結果是不同的。（from java） 在SV中，
2019-08-05 22:09:48
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原创 SV中線程分析（fork..join，fork...join_any，fork...join_none）
發現了一點新的東西，加深了我對這幾個線程的理解，寫點東西記錄一下。 1，並行的實際執行順序 大家都知道fork...join裏面是並行執行的，但計算機執行語句肯定是有先後順序的，具體那些並行的語句是怎麼執行的呢？ 這
2019-07-31 00:04:18
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原创 SystemVerilog——lab2學習筆記
lab2需要寫drive，是在test中寫。 思路：因爲所有[15:0]端口都是獨立的，所以選擇一個想要的端口進行驅動（sa，一個 bit）。隨機生成2--4個$urandom，塞入[7:0] payload [$] 中。
2019-07-31 00:04:18
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原创 SystemVerilog——lab1學習筆記
最近在學習SV這門語言，做了一下Synopsys公司的lab（ces_svtb_2006.06-SP1.tgz），寫一點自己的學習筆記。 Synopsys公司的這個lab驗證的DUT爲一個router。介紹如下：
2019-07-31 00:04:18
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原创 Verilog Assertions
目前在看SystemVerilog Assertions的書，裏面將Verilog寫的Assertion和SVA做了比較，對於裏面的 @(posedge clk) 之類的語句究竟是在什麼時刻響應有點迷糊，所以自己寫了一點做了
2019-07-31 00:04:18
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原创 linux中vim/gvim的安裝與verilog，systemverilog語法高亮顯示
linux中vim/gvim的安裝參考如下鏈接： https://blog.csdn.net/Stone_Age/article/details/47276995?utm_source=blogxgwz8 安裝完後，在用戶目錄下v
2019-04-27 06:57:04
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原创 “101101”序列檢測器Verilog設計實例與VCS仿真（mealy型和moore型）
本文設計了一個“101101”序列檢測器，分別採用mealy型狀態機和moore型狀態機進行了設計。 Moore型狀態機：輸出只由當前狀態決定，即次態=f(現狀，輸入)，輸出=f（現狀）；Mealy型狀態機：輸出不但與當前
2018-11-14 06:59:23
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