原创 Verilog HDL 阻塞和非阻塞賦值的理解(1)
Verilog HDL 阻塞和非阻塞賦值的理解(1) 在Verilog HDL語言中，信號有兩種賦值方式： 非阻塞Non_Blocking賦值方式（如b<=a;) 塊結束後才完成賦值操作； b的值並不是立刻就改變的； 這是一種
2020-06-16 05:14:42
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原创 重要接口部件——SRAM
重要接口部件——SRAM SRAM在數學模型中對應着靜態數組。 當給出地址下標後，數組會輸出所存儲的數據值。當給出數據地址（Address），並被時鐘上升採樣後，SRAM的數據輸出Q端將會輸出存儲的數據；當SRAM處於存儲數據改寫
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原创 Verilog描述——異步時序電路與同步時序電路淺析
異步時序電路與同步時序電路 時序電路可分爲異步時序電路和同步時序電路兩大類。 異步時序電路 若電路中觸發器的時鐘輸入端沒有接在統一的時鐘脈衝上，或電路中沒有時鐘脈衝（如SR鎖存器構成的時序電路），電路中各存儲單元的狀態更新不是同時
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原创 Verilog編程規範——reset
Verilog編程規範——reset 有樣學樣，本篇內容從Verilog編程規範中的復位信號，講到FPGA中復位的場景。 內容實質來自《通信IC設計》一書，僅作整合用於學習。 Verilog 編程規範中的復位 規則1：禁止採用以下
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原创 科學的研究方法——笛卡爾
科學的研究方法 笛卡爾著名的《方法論》(Discours de la methode)中，系統地闡述了科學的研究方法，他指出，研究問題的方法分四個步驟。 不盲從，不接受任何自己不清楚的真理。對一個命題要根據自己的判斷，確定有無可
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原创 Windows平臺下的截圖工具——Part One
Windows平臺下的截圖工具——Part One 可能會引起歧義，標題中的PartOne單隻第一部分。 按照原本打算，是隻介紹一款截圖軟件，奈何截圖工具的種類異常繁多，而平時又頻繁使用到截圖； 而且，普遍反映公衆號文章太長了，不
2020-06-16 05:14:42
原创 FPGA設計的心臟——時鐘電路
FPGA設計的心臟——時鐘電路 用心臟來比喻硬件設計中的時鐘，再合適不過了。 心臟跳動的節拍，頻率，就好比時鐘的頻率大小，上升和下降； 時鐘雖起伏有別，卻週而復始。 本文內容出自《通信IC設計》一書，僅作整合用於學習。 時鐘電路
2020-06-16 05:14:42
原创 FPGA設計之首——Altera FPGA 選型及官網文檔閱讀
FPGA設計之首——選型及官網文檔閱讀 本文講述FPGA設計開始的地方，即芯片選型及官網文檔閱讀。芯片選型當然是首要的，這個涉及到資源的分配及成本問題，如何選擇合適的芯片做開發，在不同場合下使用時很有講究的。官網文檔閱讀則貫穿整個
2020-06-16 05:14:42
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原创 function—— Verilog的函數
function —— Verilog的函數 在程序中經常看到一個function，之前對其不太瞭解，正好趁着這個例子來看一下verilog中的函數功能——function。 舉個例子 先以如下function爲例： 它的主要功能
2020-06-16 05:14:42
原创 葡，西兩國發展史（大航海時代）啓示
葡，西兩國發展史（大航海時代） 一個（葡萄牙）主要靠歐亞之間香料和瓷器貿易中鉅額的利潤，另一個（西班牙）主要靠開採金山銀礦，不論是哪一種，都不需要費太大的力氣。如果葡，西兩國能夠善用這些財富發展工業，投資教育和科技，今天世界的歷史
2020-06-16 05:14:42
原创 Windows平臺下的截圖軟件——Part Two
Windows平臺下的截圖軟件——Part Two 繼續上期的內容，來繼續聊一聊截圖軟件。 嚴格意義上說本期的內容有些與題目不符合，因爲這款軟件是可以在Mac平臺上使用的。 本期的主角：簡單強大的截圖工具—— Snipaste 看
2020-06-16 05:14:41
原创 關於時序約束的文章收藏
關於時序約束的文章收藏 最近都在整理Vivado的程序，關於時序約束的問題； 寫的程序，modelsim的RTL級仿真都是符合邏輯的，但是編譯完之後下載到板子上，就會出現一系列的問題。 大多數都是因爲時序約束的問題； 之前對於時序
2020-04-28 12:07:10
原创 Vivado調用Modelsim默認仿真條件設置
Vivado調用Modelsim默認仿真條件設置 你得先會這個 常規設定Vivado調用Modelsim進行仿真的流程，就不多說，網上的帖子一大堆。 放心，推薦的鏈接安排上，使用的是Vivado2018.3 + Modelsim1
2020-04-14 20:31:51
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原创 Testbench的模板_自用
Testbench的模板_自用 因爲建立Xilinx工程的時候，會需要聯合modelsim進行仿真，同樣會寫Testbench，所以，這次就留一個Testbench的模板，以防止後面重複性操作。 需要有這些內容 既然是模板，就需要
2020-04-14 20:31:41
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原创 數字前端設計的一些問題——門控時鐘
數字前端設計的一些問題——門控時鐘 初次瞭解到門控時鐘的概念是在做一個算法IP的時候，爲了解決Block功耗較大，建議改版加入門控時鐘clock gating的設計； 後續的改版也沒有由我來完成，所以實際效果不能給出。 不過，這裏
2020-04-14 20:31:41
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