原创 Bridge from "Video In to AXI4-stream" to "AXI4-stream to Video Out" directly with VTC without VDMA
xilinx vivado下通常的視頻流設計，都採用Vid In to axi4 stream --> VDMA write --> MM --> VDMA read --> axi4 stream to video out這樣的路徑。網
2020-07-01 17:44:15
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原创 DDR3 MIG生成的ucf直接複製使用在translate步驟約束部分報錯問題解決辦法
報錯內容如下，都是約束出錯： ConstraintSystem:58 - Constraint <INST "c0_u_memc_ui_top_std/*/ddr_phy_4lane …………………… 由MIG直接產生的ucf約束如下，
2018-09-06 00:03:56
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原创 Xilinx ISE Map過程時間過長的解決
最近在Kintex 7上開發新的項目，驟然發現曾經在Virtex 5和Spartan 6上移植過來的成熟算法，綜合佈線時出現Map時間非常漫長的現象。 這個漫長不是一般的長，打個比方，以前在Virtex 5下同一個算法完成全部綜合佈線僅用
2018-09-06 00:03:55
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