原创 重溫FPGA設計流程(五、調用DDS IP核產生正弦波)
創建工程，DDS_test。在IP Catalog中搜索DDS，選擇其中一個DDS Compiler，雙擊打開。 開發板系統頻率爲100MHz, 根據輸出頻率的計算公式，相位步進間隔= (fout / fdds_in) * 2
2020-06-11 18:53:51
原创 重溫FPGA設計流程(二、IP核應用-全加器)
軟件：Vivado2017.4 板卡：Ego1 型號：xc7a35tcsg324-1 二、IP核應用-全加器 1、創建空白工程。 2、將上次創建的74LS00 IP核文件複製到新工程目錄下。 3、打開IP Catalog，右鍵
2020-06-11 18:53:51
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原创 重溫FPGA設計流程(六、純Verilog實現數字鐘)
軟件：Vivado2017.4 板卡：Ego1 型號：xc7a35tcsg324-1 六、純Verilog實現數字鐘 clock1_top.v `timescale 1ns / 1ps module clock1_top(
2020-06-11 18:53:51
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原创 CESM移植方法-記錄
一、環境搭建：安裝icc和cmake A.安裝icc 在https://software.intel.com/en-us/qualify-for-free-software這個網址中註冊並下載parallel_studio_xe
2020-06-11 18:53:51
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原创 vi/vim/gvim編輯器使用心得
vi的工作模式 Vi在初始啓動後，先進入編輯模式，用戶可以使用預定的按鍵來移動光標、刪除文字、複製或粘貼文字。用戶在編輯模式下鍵入i、a、o等命令可以進入插入模式，在插入模式下，用戶隨後輸入的除了ESC外的任何字符都被看做是插入到
2019-09-26 20:55:13
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原创 小白IC驗證入門
暑假在海思實習，作爲數字驗證小白，爲了繼續進階自己的驗證水平，特此記錄學習歷程。 推薦三本入門數字驗證的書籍，也是我正在看的： 《UVM實戰》（白皮） 《芯片驗證漫遊指南-從系統理論到UVM的驗證全視界》（紅皮） 《systemV
2019-09-06 20:48:43
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原创 重溫FPGA設計流程(七、純Verilog實現數字頻率計)
軟件：Vivado2017.4 板卡：Ego1 型號：xc7a35tcsg324-1 七、純Verilog實現數字頻率計 hz_counter_top.v `timescale 1ns / 1ps module hz_coun
2019-06-11 01:03:29
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原创 重溫FPGA設計流程(四、有限狀態機)
軟件：Vivado2017.4 板卡：Ego1 型號：xc7a35tcsg324-1 四、有限狀態機 Moore狀態機 只與當前狀態有關而與輸入無關 `timescale 1ns / 1ps module seqdetea(
2019-05-14 20:49:41
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原创 重溫FPGA設計流程(三、基於Verilog來設計流水燈)
軟件：Vivado2017.4 板卡：Ego1 型號：xc7a35tcsg324-1 三、基於Verilog來設計流水燈 1、打開Vivado，創建一個名爲design_test的空白工程。 2、點擊Add source或者Sour
2019-05-11 19:53:29
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