原创 python 【面向對象實例】
最近在看黑馬的Python學習視頻，寫一個實例練練手 這是題目要求 話不多說，上代碼 #!/usr/bin/python # -*- coding: UTF-8 -*- class Furniture : #傢俱類
2020-06-25 11:54:50
原创 【正則表達式（三）】· Python
用正則表達式匹配詩句 最近MATLAB老師叫我們做一個習題生成器，然後語文的題目就從古詩中來選擇，爲了圖方便，我就到網上整了一段爬蟲，爬了唐詩三百首，可爬下來發現古詩都是帶題目和作者的，不符合我做題的要求，所以我就簡單寫了一個正則
2020-06-25 11:54:39
原创 【Linux下shell命令行自動安裝MongoDB】
今天在Linux上裝了MongoDB，中間出了一些小插曲 在Linux的shell下自動安裝MongoDB的命令行爲： sudo apt-get install mongodb 問題一： E: 無法打開鎖文件 /var/lib/
2020-06-25 11:54:39
原创 【常見問題】Python
最近在做LTSM的時候，配置環境以及運行時，遇到了一些小問題，記錄下來，分享給大家 用pip安裝statsmodels的時候,報錯 解決方法： 安裝statsmodels之前需要先安裝numpy、mkl、scipy包 所以，你
2020-04-23 11:43:03
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原创 【MongoDB】(1)
** 初識MongoDB ** 先看看各種概念： 數據： 能夠輸入到計算機中並被識別處理的信息集合 數據結構： 研究也數據集合中數據之間的關係 數據庫：按照數據結構，存儲管理數據的倉庫。數據庫是在數據庫管理系統管理和控制下，
2020-04-14 10:44:05
原创 【正則表達式（一）】 Python
定義： 高級文本匹配模式，提供了搜索、替代等功能。本質是由一系列特殊符號和字符組成的子串，這個子串即是正則表達式。這個表達式描述了字符和字符重複行爲，可以匹配一類特徵的字符串。 特點： 正則表達式特點： 方便進行檢索和修
2020-03-18 12:36:26
原创 【Verilog_11】: 設計一個11分頻的分頻器，要求輸出佔空比爲50%，不能使用PLL
5.設計一個11分頻的分頻器，要求輸出佔空比爲50%，不能使用PLL 法一 author : Mr.Mao e-mail : [email protected] module div11x ( input clk, inpu
2020-02-25 00:53:44
原创 【verilog_3】: 設計一個可以預置分頻器，最大分頻係數爲 100000
設計一個可以預置分頻器，最大分頻係數爲 100000 Design a preset frequency divider with a maximum frequency dividing coefficient of 10000
2020-02-25 00:53:44
原创 【Verilog_12】： 設計一個7.5分頻的分頻器，不能使用PLL
設計一個7.5分頻的分頻器，不能使用PLL 法一 author : Mr.Mao e-mail : [email protected] module Fre_div_decimal(clk, rst, div_out, coun
2020-02-25 00:53:44
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原创 【verilog_7】: 設計一個 32 位 ALU 支持加法、減法、與、或、異或、取非這六中運算
設計一個 32 位 ALU 支持加法、減法、與、或、異或、取非這六中運算 author : Mr.Mao e-mail : [email protected] module ALU_32( input [31:0] data_
2020-02-25 00:53:44
原创 【Verilog_10】: 設計24位無符號數乘法器
設計24位無符號數乘法器 法一 author : Mr.Mao e-mail : [email protected] module muln #( parameter N=24) ( input [N-1:0] A, inp
2020-02-25 00:53:44
原创 【verilog_8】: 設計60進制計數器，帶異步復位、同步使能、同步裝載、同步清零、同步置位
1.設計60進制計數器，帶異步復位、同步使能、同步裝載、同步清零、同步置位 法一 author : Mr.Mao e-mail : [email protected] module cnt60x ( input clk, i
2020-02-25 00:53:44
原创 【verilog_9】: 設計16位二進制計數器，帶異步復位、同步使能、同步裝載、同步清零、同步置位
2.設計16位二進制計數器，帶異步復位、同步使能、同步裝載、同步清零、同步置位 法一 author : Mr.Mao e-mail : [email protected] module CNT_16B2(rst_a, en_s
2020-02-25 00:53:44
原创 【Verilog_5】: 設計一個脈衝發生器，已知系統時鐘爲 50MHz，生成脈衝寬度爲 1ms，脈 衝間隔可調，最大間隔爲 1s
設計一個脈衝發生器，已知系統時鐘爲 50MHz，生成脈衝寬度爲 1ms，脈衝間隔可調，最大間隔爲 1s author : Mr.Mao e-mail : [email protected] module pulse_gen #
2020-02-25 00:53:44
原创 【verilog_4】: 設計一個 16 選 1 選擇器 Design a 16-to-1 selector
設計一個 16 選 1 選擇器 Design a 16-to-1 selector 法一 author : Mr.Mao e-mail : [email protected] module mux16_1( input [3:
2020-02-25 00:53:44