原创 基於FPGA的密碼鎖開發——（1）密碼鎖驅動
最近在搞一個課程設計，題目很簡單，用FPGA做一個密碼鎖。開發過程中遇到了一系列的錯誤，現在被一一解決。就通過寫幾篇博文來記錄一下開發過程吧 首先在構思框架時目標就很明確。整個系統至少要有這麼幾個模塊：密碼鎖驅動、鍵盤驅動、數碼管
2020-05-20 03:04:06
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原创 基於FPGA的密碼鎖開發——（2）定製化數碼管顯示模塊驅動
這一篇記錄定製化數碼管顯示模塊的驅動開發 數碼管的原理再常見不過了，只不過數碼管也分共陰極和共陽極的，這兩種的寫法是相反的 爲這個課題採購的數碼管來源於淘寶Telsky旗艦店哈哈，我也算是他家老生意了 無非就是讓這個模塊改成參
2020-05-20 03:04:06
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原创 基於FPGA的密碼鎖開發——（3）密碼設置模塊驅動
*在第一篇密碼鎖驅動開發完之後，就可以構思密碼設置驅動了 需求如下： 1、要準確輸入6位密碼，輸入位數不足就判定密碼設置失敗 2、只有在解鎖狀態下可以進行密碼修改 3、在密碼設置完成後要通知到密碼鎖模塊 4、密碼設置的輸入設備仍然
2020-05-20 03:04:06
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原创 FPGA的矩陣鍵盤驅動（ 修正版）
以前寫的矩陣鍵盤的驅動是以單片機的思想來實現的，在FPGA上完全失敗了，考慮的太簡單了emmmmmm。所以在查了一些資料後，對過去寫過的矩陣鍵盤驅動做個修正 舊版本代碼 module keyboard_4_4( input
2020-05-20 03:04:06
原创 IIC協議的Verilog代碼(1）——主機寫模塊開發
Verilog代碼 //Module Name:IIC Write //Author:Yang Cheng Yu //Date:2020/4/21 //==================defines==============
2020-04-22 20:51:34
原创 SPI主機的Verilog代碼及驗證（優化版）
這次重新寫了一遍初學FPGA時寫的SPI主機驅動，減少了代碼量，捨棄了狀態機，補充了同時發送和接受功能的驗證 代碼 //Module Name:SPI Master //Author:Yang Cheng Yu //Date:20
2020-04-22 20:51:34
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原创 LCD1602驅動開發記錄 頂層模塊開發（1）
說明書摘要 指令集 目前頂層開發到一半，只開發了寫功能，讀功能還未開發。另：目前指令邏輯直接在頂層中開發，代碼寫的比較草，狀態機代碼沒有優化，因此頂層文件代碼量超過了300行。。。。。後面可以將指令邏輯做個封裝 頂層Veril
2020-04-20 00:14:59
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原创 LCD1602液晶屏的FPGA驅動（1）————讀，寫模塊
說明書摘要 LCD1602的讀寫時序很容易，只需在對應的時刻對RS，RW，E操作即可，DB數據總線保持對應的時間或在對應時間讀取。 Verilog代碼 LCD寫模塊 //Name:Lcd_read_mod //Author:Y
2020-04-20 00:14:59
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原创 Opencv學習（一）——圖片的加載顯示和保存
圖片的加載與顯示 import cv2 as cv import numpy as np ''' cv2.imread() imread函數有兩個參數，第一個參數是圖片路徑，第二個參數表示讀取圖片的形式，有三種： cv2.IMR
2020-02-25 17:00:01
原创 4*4矩陣鍵盤的FPGA驅動
4*4矩陣鍵盤的FPGA驅動 一、硬件原理 4*4矩陣鍵盤有4行與4列，在按鍵按下時一行與一列即導通。其驅動方法非常簡單。本設計中以一定的時間頻率分別將每一行的引腳電平拉高，並在拉高某個引腳的同時檢測每一列的電平變化，當檢測到某
2020-02-25 17:00:01
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原创 SPI主機實現
SPI主機實現 一、硬件層 （1）外部引線 SPI通信的最小結構爲一主一從結構，主機向從機提供信號發送接收時鐘SCLK。主機與從機之間存有四根引線，即MOSI（主收從發）、MISO（主發從收）、SCK（通信時鐘）、CS（從機片選信
2020-02-25 17:00:01
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原创 Opencv學習（二）——讀取圖像信息
讀取圖像高度 使用cv2.imread()函數可以讀取圖片的高，寬，通道數。奇異返回值的第一個值就是圖像的高度。 具體代碼如下： import cv2 as cv import numpy as np im=cv.imread(
2020-02-25 17:00:01
原创 基於FPGA的數字鐘（四）——時鐘控制模塊
一、需求分析 時鐘控制模塊，需要生成秒，分，時三路信號，需要有外部信號能對其進行控制。 按照正常時鐘邏輯： 秒滿60歸零； 分在秒滿60時進1，分滿60歸零； 時在分滿60時進1，時滿24歸零。 外部控制方案選用鍵盤，因此需要引入
2020-02-25 17:00:01
原创 基於FPGA的數字鐘——（一）串口通信模塊
（一）串口通信模塊設計 1.串口通信協議 UART通信的一幀一般由11到12位數據組成。1bit的起始位，檢測爲低電平表示數據開始傳輸；緊接着8bits的數據；然後是1bit的奇偶校驗位，可以是奇校驗或者偶校驗；最後是1bit或2
2020-02-25 17:00:01
原创 基於FPGA的四級流水線8位加法器設計
四級流水線8位加法器 代碼 ////////////////////////////////////////////////////////////////////////////////// // Company: NanJin
2020-02-25 17:00:01