原创 VIVADO下通過IIC讀寫ST24C16
1、VIVADO下建立工程 其中iic控制器選擇7bit 100k 其他默認 2、生成bit導入sdk 建立xilinx工程，使用hello world模板 需改源代碼 #include <stdio.h> #include “
2020-07-03 08:11:50
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原创 FPGA VITIS2019.2 PETALINUX掛載U盤
此過程需要虛擬機上大量的磁盤空間，首先需要正確的安裝petalinux。 1、基本在vitis2019.2中導出U96_LINUX_wrapper.xsa和U96_LINUX_wrapper.bit文件，通過xftp到處ubunt
2020-07-03 08:11:50
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原创 ETH_RGMII 8035調試
1、電路圖 2、手冊上推薦電路 （1）2.5v推薦電路 （2）1.8/1.5推薦電路 3、按照以上電路圖，當映射關係正確時，查上網線，網口兩個指示燈應該一個常亮另一個偶爾會閃爍，即使我們不對PHY通過MDIO接口進行配置，此
2020-07-03 08:11:50
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原创 U96_LPDDR4配置
U96_LPDDR4配置 轉載 https://www.element14.com/community/groups/fpga-group/blog/2018/07/31/lpddr4-timing-parameters-for-
2020-07-03 08:11:50
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原创 U96 v1 display port圖片測試
1、下載u96的v1版本board文件，打開vivado2019.1，新建工程時，選擇v1版本，點擊create block design，選中添加ip，zynq，自動連接即可。 2、生成頂層後，選擇generate bitstr
2020-07-03 08:11:50
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原创 關於時鐘輸入引腳爲n時的調試
1、在xilinx fpga中，當輸入時鐘爲單端時，手冊上推薦時鐘輸入引腳爲p，當輸入時鐘引腳爲n時會對系統造成什麼樣的影響 2、新建工程 源碼 module clk_test( input wire clk_sys, outpu
2020-07-03 08:11:50
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原创 VIVADO HLS U96 OPENCV CANNY
1、根據VIVADO HLS U96 opencv這篇博客，新建canny工程，將…\xfopencv_master\examples中canny文件夾中的源文件複製到新建工程中。 2、修改個別文件 （1）xf_canny_con
2020-07-03 08:11:50
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原创 VIVADO MICROBLAZE K7 ADMA用法步驟
1、新建工程，選擇正確的芯片，新建bd工程。 2、點擊添加ip，加入microblaze模塊，點擊自動連接模塊。添加常數模塊，將復位模塊的兩個復位引腳連接。 對clk_wiz模塊進行修改，修改爲自己板卡硬件的時鐘輸入頻率。如果有
2020-07-03 08:11:50
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原创 基於 xapp1052 PCIE dma的調試於驗證
1、工具 FPGA開發工具：vivado2019.1 PC上位機開發工具：visual studio 2015 驅動開發工具：windriver1021 開發板：任意支持PCIE開發的板卡 2、下載官方xapp1052資源包，也可
2020-06-16 16:33:38
原创 基於MATLAB的混頻測試
1、理論基礎 就是高中學習的公式。 從公式中可以看出，兩個信號相乘後，可以得到兩個信號頻率和和差的疊加， 就比如在信號處理時，如果外部輸入信號是5MHz，系統本振信號是10MHz，那經過這一系統後，可以得到5M和10M信號的疊加
2020-06-16 16:33:38
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原创 MICROBLAZE下UART的中斷接收
1、新建microblaze工程 2、生成bitstream，並導入SDK，打開SDK軟件。 3、新建xilinx app工程，選擇helloworld模板。 4、在system.mss中打開關於uart中斷的例子，有些代碼是可
2020-04-23 09:13:04
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原创 petalinux實現qt程序輸出
1、本教程涉及到linux版本下安裝vivado(vitis)、qt和petalinux的安裝。 2、版本對應詳見手冊UG1144。 Ubuntu Linux Workstaton/Server 18.04.02 (64-bit)
2020-04-22 04:07:53
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