最近正在學習vivado HLS，通過ug871和ug902學習HLS，ug871文檔提供demo,ug902提供更爲詳細的解釋。
ug871看到第6章設計分析章節時，看到文檔一處出現“瓶頸”的地方，ap_clk始終沒能夠滿足要求。demo中前幾步還在解決這個問題，後幾步就完全不管了，直到最後。（雖然達到了最初Interval目標）
總結一下：出現瓶頸的兩個原因：一定數量的IO端口/BRAM的限制，數據的獨立性（可添加優化約束和修改c代碼解決）。
出現瓶頸的正確做法：（找出最大的latency部分和查看造成的源頭（C code））
