System Verilog語法總結

合併數組

bit[3:0][7:0]a; //4字節組裝32bit
bit[3:0][7:0]a[3]; //合併:3x32bit

動態數組

(verilog的數組類型都是定寬數組,寬度在編譯時就確定了)SV中:
int a[],b[];//聲明動態數組
a = new[5];
foreach (a[i])
a[i] = i;//對元素進行初始化
b = a;//複製一個動態數組
a = new20;//分配20個新元素,並把原來的a數組複製給開始的5個元素,釋放原有的5個元素所佔用的空間,最終a指向了一個具有20個元素的數組
a = new[100];//分配100個新的整數值,原有的20個元素隨機被釋放
a.delete();//刪除所有元素
只要基本數據類型相同,如都是int,定寬數組和動態數組之間就可以相互賦值,
元素數目相同的情況下,可以把動態數組的值複製到定寬數組。

隊列

不要對隊列使用構造函數new[]
a[$]={1,2};//隊列的常量不需要用‘(單引號,區別於數組常量)

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