VHDL 實現一位全加器以及 Quartus II 初探

一. 實驗說明

使用軟件：Quartus II 5.0
實驗要求說明：設計一個一位全加器（full adder）

1.引腳功能表

邏輯說明：XOR 爲異或 ，AND 爲 與， OR 爲或。輸入包括兩個加數與一個進位信號；輸出包括一個本位和與進位信號

2. VHDL 實現

use ieee.std_logic_1164.all;

entity full_adder1 is 
port (a,b,ci:in std_logic;
        s,co:out std_logic);

end entity;

architecture behave of full_adder1 is
begin 
    s<=a xor b xor ci;
    co<=((a xor b)and ci)or (a and b);

end behave;

3. 實驗原理

一位全加器的真值表

說明：Ai$A_i$ 爲被加數，Bi$B_i$ 爲加數，相鄰低位來的進位數爲 Ci−1$C_{i-1}$ ，輸出本位和爲 Si$S_i$ ，向相鄰高位進位數爲 Ci$C_i$

一位全加器的表達式如下：

Si=Ai⊕Bi⊕Ci−1$S_i=A_i\oplus B_i\oplus C_{i-1}$
Ci=AiBi+Ci−1(Ai+Bi)$C_i=A_i{B}_i+C_{i-1}(A_i+B_i)$

第二個表達式也可用一個異或門來代替或門對其中兩個輸入信號進行求和：

Ci=AiBi+Ci−1(Ai⊕Bi)$C_i=A_i{B}_i+C_{i-1}(A_i\oplus B_i)$

二. Quartus II 使用

熟練掌握軟件基本的操作，利用 Quartus II 設計簡單的一位全加器，並進行仿真實驗

1. 點擊右向三角進行源碼編譯

2. 顯示編譯成功後，選擇菜單欄 Tools –> RTL Viewer 顯示邏輯電路圖

不同版本的菜單欄子選項可能位置不同，但基本操作一致

顯示的邏輯電路圖

3. 邏輯電路圖顯示成功後，進行仿真，確認功能的正確性
選擇 File –> New, 彈窗中選擇 VectorWaveForm File，點擊 OK

新窗口左側空白處雙擊，彈窗中選擇 Node Finder 按鈕 –> 彈窗中選擇 List 按鈕

彈窗左側分欄出現實體 name –> 點擊兩個分欄中間的 >> 按鈕，左側實體全部添加到右側

左側實體全部添加到右側

連續兩次點擊 OK 推出當前彈窗 –> 工作區出現波形

用鼠標左鍵選擇想要賦值區域，選中後給出相應0、1信號

選擇保存後（默認位置與默認文件名即可），選擇菜單欄功能仿真按鈕

稍等片刻，彈出仿真結果