最新版的quartus （19以上）好像沒有了直接調用modelsim仿真的功能，實際仿真需要手動建立工程執行：
關於rtl仿真，一般windows平臺用modelsim（一般用於小型工程）;而linux平臺用synopsys: vcs(編譯型仿真器)+dve+(verdi/debug工具）,一般大型工程，芯片設計，速度快，企業級用。
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以quartus+modelsim爲例：
1、modelsim新建一個仿真工程，添加設計文件：
工程設置：新版quartus的設置面板要最大化後才能看到下面的“ok”按鈕，這個操作可能會帶來一些不便，我一開始就怎麼也找不到保存設置的方法，因爲我看不到"ok"按鈕。
生成仿真文件模板:
2、添加quartus生成的ip仿真文件：
3、添加altera仿真庫：
D:\intelFPGA_pro\19.4\quartus\eda\sim_lib
一般verilog只要添加.v文件就行
4、保存指令到do文件，方便下次調用
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路徑說明：
當使用一個第三方器件模型時：
此問題： 默認路徑爲工程文件所在路徑，可以將mem文件拷貝到工程路徑下即可
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vivado（2019） 應該類似，但vivado裏面現在在設置裏面配置好modelsim路徑是可以直接調用modelsim進行仿真的，而不需要手動建立工程