[SystemVerilog] cover group在module中的應用

cover group在class中的應用之前文章說過，cover group在class中的應用；

在module中如何用呢？

module dma_test_top(); 

  covergroup idle_chk_cvg(logic i) @(posedge clk);  
    idle_trans : coverpoint idle_vector[i] { 
      bins idle = (1 => 0 => 1);  
    } 
  endgroup : idle_chk_cvg


   generate  
     for(genvar i = 0; i < 194; i++) begin : IDLE_BIY 
       idle_chk_cvg  idle_chk_cvg_inst = new(i); 
     end
   endgenerate   

endmodule