硬件工程師手冊
目 錄
第一章 概述 3
第一節 硬件開發過程簡介 3
§1.1.1 硬件開發的基本過程 4
§1.1.2 硬件開發的規範化 4
第二節 硬件工程師職責與基本技能 4
§1.2.1 硬件工程師職責 4
§1.2.1 硬件工程師基本素質與技術 5
第二章 硬件開發規範化管理 5
第一節 硬件開發流程 5
§3.1.1 硬件開發流程文件介紹 5
§3.2.2 硬件開發流程詳解 6
第二節 硬件開發文檔規範 9
§2.2.1 硬件開發文檔規範文件介紹 9
§2.2.2 硬件開發文檔編制規範詳解 10
第三節 與硬件開發相關的流程文件介紹 11
§3.3.1 項目立項流程： 11
§3.3.2 項目實施管理流程： 12
§3.3.3 軟件開發流程： 12
§3.3.4 系統測試工作流程： 12
§3.3.5 中試接口流程 12
§3.3.6 內部驗收流程 13
第三章 硬件EMC設計規範 13
第一節 CAD輔助設計 14
第二節 可編程器件的使用 19
§3.2.1 FPGA產品性能和技術參數 19
§3.2.2 FPGA的開發工具的使用： 22
§3.2.3 EPLD產品性能和技術參數 23
§3.2.4 MAX + PLUS II開發工具 26
§3.2.5 VHDL語音 33
第三節 常用的接口及總線設計 42
§3.3.1 接口標準： 42
§3.3.2 串口設計： 43
§3.3.3 並口設計及總線設計： 44
§3.3.4 RS－232接口總線 44
§3.3.5 RS－422和RS－423標準接口聯接方法 45
§3.3.6 RS－485標準接口與聯接方法 45
§3.3.7 20mA電流環路串行接口與聯接方法 47
第四節 單板硬件設計指南 48
§3.4.1 電源濾波： 48
§3.4.2 帶電插拔座： 48
§3.4.3 上下拉電阻： 49
§3.4.4 ID的標準電路 49
§3.4.5 高速時鐘線設計 50
§3.4.6 接口驅動及支持芯片 51
§3.4.7 復位電路 51
§3.4.8 Watchdog電路 52
§3.4.9 單板調試端口設計及常用儀器 53
第五節 邏輯電平設計與轉換 54
§3.5.1 TTL、ECL、PECL、CMOS標準 54
§3.5.2 TTL、ECL、MOS互連與電平轉換 66
第六節 母板設計指南 67
§3.6.1 公司常用母板簡介 67
§3.6.2 高速傳線理論與設計 70
§3.6.3 總線阻抗匹配、總線驅動與端接 76
§3.6.4 佈線策略與電磁干擾 79
第七節 單板軟件開發 81
§3.7.1 常用CPU介紹 81
§3.7.2 開發環境 82
§3.7.3 單板軟件調試 82
§3.7.4 編程規範 82
第八節 硬件整體設計 88
§3.8.1 接地設計 88
§3.8.2 電源設計 91
第九節 時鐘、同步與時鐘分配 95
§3.9.1 時鐘信號的作用 95
§3.9.2 時鐘原理、性能指標、測試 102
第十節 DSP技術 108
§3.10.1 DSP概述 108
§3.10.2 DSP的特點與應用 109
§3.10.3 TMS320 C54X DSP硬件結構 110
§3.10.4 TMS320C54X的軟件編程 114
第四章 常用通信協議及標準 120
第一節 國際標準化組織 120
§4.1.1 ISO 120
§4.1.2 CCITT及ITU-T 121
§4.1.3 IEEE 121
§4.1.4 ETSI 121
§4.1.5 ANSI 122
§4.1.6 TIA/EIA 122
§4.1.7 Bellcore 122
第二節 硬件開發常用通信標準 122
§4.2.1 ISO開放系統互聯模型 122
§4.2.2 CCITT G系列建議 123
§4.2.3 I系列標準 125
§4.2.4 V系列標準 125
§4.2.5 TIA/EIA 系列接口標準 128
§4.2.5 CCITT X系列建議 130
參考文獻 132
第五章 物料選型與申購 132
第一節 物料選型的基本原則 132
第二節 IC的選型 134
第三節 阻容器件的選型 137
第四節 光器件的選用 141
第五節 物料申購流程 144
第六節 接觸供應商須知 145
第七節 MRPII及BOM基礎和使用 146
第一章 概述
第一節 硬件開發過程簡介
§1.1.1 硬件開發的基本過程
產品硬件項目的開發，首先是要明確硬件總體需求情況，如CPU處理能力、存儲容量及速度，I/O端口的分配、接口要求、電平要求、特殊電路（厚膜等）要求等等。其次，根據需求分析制定硬件總體方案，尋求關鍵器件及電咱的技術資料、技術途徑、技術支持，要比較充分地考慮技術可能性、可靠性以及成本控制，並對開發調試工具提出明確的要求。關鍵器件索取樣品。第三、總體方案確定後，作硬件和單板軟件的詳細設計，包括繪製硬件原理圖、單板軟件功能框圖及編碼、PCB佈線，同時完成開發物料清單、新器件編碼申請、物料申領。第四，領回PCB板及物料後由焊工焊好1～2塊單板，作單板調試，對原理設計中的各功能進行調測，必要時修改原理圖並作記錄。第五，軟硬件系統聯調，一般的單板需硬件人員、單板軟件人員的配合，特殊的單板（如主機板）需比較大型軟件的開發，參與聯調的軟件人員更多。一般地，經過單板調試後在原理及PCB佈線方面有些調整，需第二次投板。第六，內部驗收及轉中試，硬件項目完成開發過程。
§1.1.2 硬件開發的規範化
上節硬件開發的基本過程應遵循硬件開發流程規範文件執行，不僅如此，硬件開發涉及到技術的應用、器件的選擇等，必須遵照相應的規範化措施才能達到質量保障的要求。這主要表現在，技術的採用要經過總體組的評審，器件和廠家的選擇要參照物料認證部的相關文件，開發過程完成相應的規定文檔，另外，常用的硬件電路（如ID.WDT）要採用通用的標準設計。
第二節 硬件工程師職責與基本技能
§1.2.1 硬件工程師職責
一個技術領先、運行可靠的硬件平臺是公司產品質量的基礎，硬件工程師職責神聖，責任重大。
1、硬件工程師應勇於嘗試新的先進技術之應用，在產品硬件設計中大膽創新。
2、堅持採用開放式的硬件架構，把握硬件技術的主流和未來發展，在設計中考慮將來的技術升級。
3、充分利用公司現有的成熟技術，保持產品技術上的繼承性。
4、在設計中考慮成本，控制產品的性能價格比達至最優。
5、技術開放，資源共享，促進公司整體的技術提升。
§1.2.1 硬件工程師基本素質與技術
硬件工程師應掌握如下基本技能：
第一、由需求分析至總體方案、詳細設計的設計創造能力；
第二、熟練運用設計工具，設計原理圖、EPLD、FPGA調試程序的能力；
第三、運用仿真設備、示波器、邏輯分析儀調測硬件的能力；
第四、掌握常用的標準電路的設計能力，如ID電路、WDT電路、π型濾波電路、高速信號傳輸線的匹配電路等；
第五、故障定位、解決問題的能力；
第六、文檔的寫作技能；
第七、接觸供應商、保守公司機密的技能。
第二章 硬件開發規範化管理
第一節 硬件開發流程
§3.1.1 硬件開發流程文件介紹
在公司的規範化管理中，硬件開發的規範化是一項重要內容。硬件開發規範化管理是在公司的《硬件開發流程》及相關的《硬件開發文檔規範》、《PCB投板流程》等文件中規劃的。硬件開發流程是指導硬件工程師按規範化方式進
行開發的準則，規範了硬件開發的全過程。硬件開發流程制定的目的是規範硬件開發過程控制，硬件開發質量，確保硬件開發能按預定目的完成。
公司硬件開發流程的文件編號爲4/QM-RSD009，生效時間爲1997年？月21日。
硬件開發流程不但規範化了硬件開發的全過程，同時也從總體上，規定了硬件開發所應完成的任務。做爲一名硬件工程師深刻領會硬件開發流程中各項內容，在日常工作中自覺按流程辦事，是非常重要的，否則若大一個公司就會走向混亂。所有硬件工程師應把學流程、按流程辦事、發展完善流程、監督流程的執行作爲自己的一項職責，爲公司的管理規範化做出的貢獻。
§3.2.2 硬件開發流程詳解
硬件開發流程對硬件開發的全過程進行了科學分解，規範了硬件開發的五大任務。
硬件需求分析
硬件系統設計
硬件開發及過程控制
系統聯調
文檔歸檔及驗收申請。
硬件開發真正起始應在立項後，即接到立項任務書後，但在實際工作中，許多項目在立項前已做了大量硬件設計工作。立項完成後，項目組就已有了產品規格說明書，系統需求說明書及項目總體方案書，這些文件都已進行過評審。項目組接到任務後，首先要做的硬件開發工作就是要進行硬件需求分析，撰寫硬件需求規格說明書。硬件需求分析在整個產品開發過程中是非常重要的一環，硬件工程師更應對這一項內容加以重視。
一項產品的性能往往是由軟件和硬件共同完成的，哪些是由硬件完成，哪些是由軟件完成，項目組必須在需求時加以細緻考慮。硬件需求分析還可以明確硬件開發任務。並從總體上論證現在的硬件水平，包括公司的硬件技術水平是否能滿足需求。硬件需求分析主要有下列內容。
系統工程組網及使用說明
基本配置及其互連方法
運行環境
硬件整體系統的基本功能和主要性能指標
硬件分系統的基本功能和主要功能指標
功能模塊的劃分
關鍵技術的攻關
外購硬件的名稱型號、生產單位、主要技術指標
主要儀器設備
內部合作，對外合作，國內外同類產品硬件技術介紹
可靠性、穩定性、電磁兼容討論
電源、工藝結構設計
硬件測試方案
從上可見，硬件開發總體方案，把整個系統進一步具體化。硬件開發總體設計是最重要的環節之一。總體設計不好，可能出現致命的問題，造成的損失有許多是無法挽回的。另外，總體方案設計對各個單板的任務以及相關的關係進一步明確，單板的設計要以總體設計方案爲依據。而產品的好壞特別是系統的設計合理性、科學性、可靠性、穩定性與總體設計關係密切。
硬件需求分析和硬件總體設計完成後，總體辦和管理辦要對其進行評審。一個好的產品，特別是大型複雜產品，總體方案進行反覆論證是不可缺少的。只有經過多次反覆論證的方案，纔可能成爲好方案。
進行完硬件需求分析後，撰寫的硬件需求分析書，不但給出項目硬件開發總的任務框架，也引導項目組對開發任務有更深入的和具體的分析，更好地來制定開發計劃。
硬件需求分析完成後，項目組即可進行硬件總體設計，並撰寫硬件總體方案書。硬件總體設計的主要任務就是從總體上進一步劃分各單板的功能以及硬件的總體結構描述，規定各單板間的接口及有關的技術指標。硬件總體設計主要有下列內容：
系統功能及功能指標
系統總體結構圖及功能劃分
單板命名
系統邏輯框圖
組成系統各功能塊的邏輯框圖，電路結構圖及單板組成
單板邏輯框圖和電路結構圖
關鍵技術討論
關鍵器件
總體審查包括兩部分，一是對有關文檔的格式，內容的科學性，描述的準確性以及詳簡情況進行審查。再就是對總體設計中技術合理性、可行性等進行審查。如果評審不能通過，項目組必須對自己的方案重新進行修訂。
硬件總體設計方案通過後，即可着手關鍵器件的申購，主要工作由項目組來完成，計劃處總體辦進行把關。關鍵元器件往往是一個項目能否順利實施的重要目標。
關鍵器件落實後，即要進行結構電源設計、單板總體設計。結構電源設計由結構室、MBC等單位協作完成，項目組必須準確地把自己的需求寫成任務書，經批准後送達相關單位。
單板總體設計需要項目與CAD配合完成。單板總體設計過程中，對電路板的佈局、走線的速率、線間干擾以及EMI等的設計應與CAD室合作。CAD室可利用相應分析軟件進行輔助分析。單板總體設計完成後，出單板總體設計方案書。總體設計主要包括下列內容：
單板在整機中的的位置：單板功能描述
單板尺寸
單板邏輯圖及各功能模塊說明
單板軟件功能描述
單板軟件功能模塊劃分
接口定義及與相關板的關係
重要性能指標、功耗及採用標準
開發用儀器儀表等
每個單板都要有總體設計方案，且要經過總體辦和管理辦的聯繫評審。否則要重新設計。只有單板總體方案通過後，纔可以進行單板詳細設計。
單板詳細設計包括兩大部分：
單板軟件詳細設計
單板硬件詳細設計
單板軟、硬件詳細設計，要遵守公司的硬件設計技術規範，必須對物料選用，以及成本控制等上加以注意。本書其他章節的大部分內容都是與該部分有關的，希望大家在工作中不斷應用，不斷充實和修正，使本書內容更加豐富和實用。。
不同的單板，硬件詳細設計差別很大。但應包括下列部分：
單板整體功能的準確描述和模塊的精心劃分。
接口的詳細設計。
關鍵元器件的功能描述及評審，元器件的選擇。
符合規範的原理圖及PCB圖。
對PCB板的測試及調試計劃。
單板詳細設計要撰寫單板詳細設計報告。
詳細設計報告必須經過審覈通過。單板軟件的詳細設計報告由管理辦組織審查，而單板硬件的詳細設計報告，則要由總體辦、管理辦、CAD室聯合進行審查，如果審查通過，方可進行PCB板設計，如果通不過，則返回硬件需求分析處，重新進行整個過程。這樣做的目的在於讓項目組重新審查一下，某個單板詳細設計通不過，是否會引起項目整體設計的改動。
如單板詳細設計報告通過，項目組一邊要與計劃處配合準備單板物料申購，一方面進行PCB板設計。PCB板設計需要項目組與CAD室配合進行，PCB原理圖是由項目組完成的，而PCB畫板和投板的管理工作都由CAD室完成。PCB投板有專門的PCB樣板流程。PCB板設計完成後，就要進行單板硬件過程調試，調試過程中要注意多記錄、總結，勤於整理，寫出單板硬件過程調試文檔。當單板調試完成，項目組要把單板放到相應環境進行單板硬件測試，並撰寫硬件測試文檔。如果PCB測試不通過，要重新投板，則要由項目組、管理辦、總體辦、CAD室聯合決定。
在結構電源，單板軟硬件都已完成開發後，就可以進行聯調，撰寫系統聯調報告。聯調是整機性能提高，穩定的重要環節，認真周到的聯調可以發現各單板以及整體設計的不足，也是驗證設計目的是否達到的唯一方法。因此，聯調必須預先撰寫聯調計劃，並對整個聯調過程進行詳細記錄。只有對各種可能的環節驗證到才能保證機器走向市場後工作的可靠性和穩定性。聯調後，必須經總體辦和管理辦，對聯調結果進行評審，看是不是符合設計要求。如果不符合設計要求將要返回去進行優化設計。
如果聯調通過，項目要進行文件歸檔，把應該歸檔的文件準備好，經總體辦、管理辦評審，如果通過，纔可進行驗收。
總之，硬件開發流程是硬件工程師規範日常開發工作的重要依據，全體硬件工程師必須認真學習。
第二節 硬件開發文檔規範
§2.2.1 硬件開發文檔規範文件介紹
爲規範硬件開發過程中文檔的編寫，明確文檔的格式和內容，規定硬件開發過程中所需文檔清單，與《硬件開發流程》對應制定了《硬件開發文檔編制規範》。開發人員在寫文檔時往往會漏掉一些該寫的內容，編制規範在開發人員寫文檔時也有一定的提示作用。《硬件開發文檔編制規範》適用於中央研究部立項項目硬件系統的開發階段及測試階段的文檔編制。規範中共列出以下文檔的規範：
硬件需求說明書
硬件總體設計報告
單板總體設計方案
單板硬件詳細設計
單板軟件詳細設計
單板硬件過程調試文檔
單板軟件過程調試文檔
單板系統聯調報告
單板硬件測試文檔
單板軟件歸檔詳細文檔
單板軟件歸檔詳細文檔
硬件總體方案歸檔詳細文檔
硬件單板總體方案歸檔詳細文檔
硬件信息庫
這些規範的具體內容可在HUAWEI服務器中的“中研部ISO9000資料庫”中找到，對應每個文檔規範都有相應的模板可供開發人員在寫文檔時“填空”使用。模塊在rndI服務器中的文檔管理數據庫中。
§2.2.2 硬件開發文檔編制規範詳解
1、硬件需求說明書
硬件需求說明書是描寫硬件開發目標，基本功能、基本配置，主要性能指標、 運行環境，約束條件以及開發經費和進度等要求，它的要求依據是產品規格說明書和系統需求說明書。它是硬件總體設計和制訂硬件開發計劃的依據，
具體編寫的內容有：系統工程組網及使用說明、硬件整體系統的基本功能和主要性能指標、硬件分系統的基本功能和主要性能指標以及功能模塊的劃分等。
2、硬件總體設計報告
硬件總體設計報告是根據需求說明書的要求進行總體設計後出的報告，它是硬件詳細設計的依據。編寫硬件總體設計報告應包含以下內容：
系統總體結構及功能劃分，系統邏輯框圖、組成系統各功能模塊的邏輯框圖，電路結構圖及單板組成，單板邏輯框圖和電路結構圖，以及可靠性、安全性、電磁兼容性討論和硬件測試方案等。
3、單板總體設計方案
在單板的總體設計方案定下來之後應出這份文檔，單板總體設計方案應包含單板版本號，單板在整機中的位置、開發目的及主要功能，單板功能描述、單板邏輯框圖及各功能模塊說明，單板軟件功能描述及功能模塊劃分、接口簡單定義與相關板的關係，主要性能指標、功耗和採用標準。
4、單板硬件詳細設計
在單板硬件進入到詳細設計階段，應提交單板硬件詳細設計報告。在單板硬件詳細設計中應着重體現：單板邏輯框圖及各功能模塊詳細說明，各功能模塊實現方式、地址分配、控制方式、接口方式、存貯器空間、中斷方式、接口管腳信號詳細定義、時序說明、性能指標、指示燈說明、外接線定義、可編程器件圖、功能模塊說明、原理圖、詳細物料清單以及單板測試、調試計劃。有時候一塊單板的硬件和軟件分別由兩個開發人員開發，因此這時候單板硬件詳細設計便爲軟件設計者提供了一個詳細的指導，因此單板硬件詳細設計報告至關重要。尤其是地址分配、控制方式、接口方式、中斷方式是編制單板軟件的基礎，一定要詳細寫出。
5、單板軟件詳細設計
在單板軟件設計完成後應相應完成單板軟件詳細設計報告，在報告中應列出完成單板軟件的編程語言，編譯器的調試環境，硬件描述與功能要求及數據結構等。要特別強調的是：要詳細列出詳細的設計細節，其中包括中斷、主程序、子程序的功能、入口參數、出口參數、局部變量、函數調用和流程圖。在有關通訊協議的描述中，應說明物理層，鏈路層通訊協議和高層通訊協議由哪些文檔定義。
6、單板硬件過程調試文檔
開發過程中，每次所投PCB板，工程師應提交一份過程文檔，以便管理階層瞭解進度，進行考評，另外也給其他相關工程師留下一份有參考價值的技術文檔。每次所投PCB板時應制作此文檔。這份文檔應包括以下內容：單板硬件功能模塊劃分，單板硬件各模塊調試進度，調試中出現的問題及解決方法，原始數據記錄、系統方案修改說明、單板方案修改說明、器件改換說明、原理圖、PCB圖修改說明、可編程器件修改說明、調試工作階段總結、調試進展說明、下階段調試計劃以及測試方案的修改。
7、單板軟件過程調試文檔
每月收集一次單板軟件過程調試文檔，或調試完畢（指不滿一月）收集，儘可能清楚，完整列出軟件調試修改過程。單板軟件過程調試文檔應當包括以下內容：單板軟件功能模塊劃分及各功能模塊調試進度、單板軟件調試出現問題及解決、下階段的調試計劃、測試方案修改。
8、單板系統聯調報告
在項目進入單板系統聯調階段，應出單板系統聯調報告。單板系統聯調報告包括這些內容：系統功能模塊劃分、系統功能模塊調試進展、系統接口信號的測試原始記錄及分析、系統聯調中出現問題及解決、調試技巧集錦、整機性能評估等。
9、單板硬件測試文檔
在單板調試完之後，申請內部驗收之前，應先進行自測以確保每個功能都能實現，每項指標都能滿足。自測完畢應出單板硬件測試文檔，單板硬件測試文檔包括以下內容：單板功能模塊劃分、各功能模塊設計輸入輸出信號及性能參數、各功能模塊測試點確定、各測試參考點實測原始記錄及分析、板內高速信號線測試原始記錄及分析、系統I/O口信號線測試原始記錄及分析，整板性能測試結果分析。
10、硬件信息庫
爲了共享技術資料，我們希望建立一個共享資料庫，每一塊單板都希望將的最有價值最有特色的資料歸入此庫。硬件信息庫包括以下內容：典型應用電路、特色電路、特色芯片技術介紹、特色芯片的使用說明、驅動程序的流程圖、源程序、相關硬件電路說明、PCB布板注意事項、單板調試中出現的典型及解決、軟硬件設計及調試技巧。
第三節 與硬件開發相關的流程文件介紹
與硬件開發相關的流程主要有下列幾個：
項目立項流程
項目實施管理流程
軟件開發流程
系統測試工作流程
中試接口流程
內部接收流程
§3.3.1 項目立項流程：
是爲了加強立項管理及立項的科學性而制定的。其中包括立項的論證、審覈分析，以期做到合理進行開發，合理進行資源分配，並對該立項前的預研過程進行規範和管理。立項時，對硬件的開發方案的審查是重要內容。
§3.3.2 項目實施管理流程：
主要定義和說明項目在立項後進行項目系統分析和總體設計以及軟硬件開發和內部驗收等的過程和接口，並指出了開發過程中需形成的各種文檔。該流程包含着硬件開關、軟件開發、結構和電源開發、物料申購併各分流程。
§3.3.3 軟件開發流程：
與硬件開發流程相對應的是軟件開發流程，軟件開發流程是對大型系統軟件開發規範化管理文件，流程目的在對軟件開發實施有效的計劃和管理，從而進一步提高軟件開發的工程化、系統化水平，提高XXXX公司軟件產品質量和文檔管理水平，以保證軟件開發的規範性和繼承性。軟件開發與硬件結構密切聯繫在一起的。一個系統軟件和硬件是相互關聯着的。
§3.3.4 系統測試工作流程：
該流程規定了在開發過程中系統測試過程，描述了系統測試所要執行的功能，輸入、輸出的文件以及有關的檢查評審點。它規範了系統測試工作的行爲，以提高系統測試的可控性，從而爲系統質量保證提供一個重要手段。
項目立項完成，成立項目組的同時要成立對應的測試項目組。在整個開發過程中，測試可分爲三個階段，單元測試、集成測試、系統測試。測試的主要對象爲軟件系統。
§3.3.5 中試接口流程
中試涉及到中央研究部與中試部開發全過程。中研部在項目立項審覈或項目立項後以書面文件通知中試部，中試部以此來確定是否參與該項目的測試及中試準備的相關人選，並在方案評審階段參與進來對產品的工藝、結構、兼容性及可生產性等問題進行評審，在產品開發的後期，項目組將中試的相關資料備齊，提交《新產品準備中試聯絡單》，由業務部、總體辦、中研計劃處審覈後，提交中試部進行中試準備，在項目內部驗收後轉中試，在中試過程中出現的中試問題，由中試部書面通知反饋給項目組，進行設計調整直至中試通過。
由上可見中試將在產品設計到驗收後整個過程都將參與，在硬件開發上，也有許多方面要提早與中試進行聯繫。甚至中試部直接參與有關的硬件開發和測試工程。
§3.3.6 內部驗收流程
制定的目的是加強內部驗收的規範化管理，加強設計驗證的控制，確保產品開發儘快進入中試和生產並順利推向市場。項目完成開發工作和文檔及相關技術資料後，首先準備測試環境，進行自測，並向總體辦遞交《系統測試報告》及項目驗收申請表，總體辦審覈同意項目驗收申請後，要求項目組確定測試項目，並編寫《測試項目手冊》。測試項目手冊要通過總體辦組織的評審，然後才組成專家進行驗收。
由上可見，硬件開發過程中，必須提前準備好文檔及各種技術資料，同時在產品設計時就必須考慮到測試。
第三章 硬件EMC設計規範
引言：
本規範只簡紹EMC的主要原則與結論，爲硬件工程師們在開發設計中拋磚引玉。
電磁干擾的三要素是干擾源、干擾傳輸途徑、干擾接收器。EMC就圍繞這些問題進行研究。最基本的干擾抑制技術是屏蔽、濾波、接地。它們主要用來切斷干擾的傳輸途徑。廣義的電磁兼容控制技術包括抑制干擾源的發射和提高干擾接收器的敏感度，但已延伸到其他學科領域。
本規範重點在單板的EMC設計上，附帶一些必須的EMC知識及法則。在印製電路板設計階段對電磁兼容考慮將減少電路在樣機中發生電磁干擾。問題的種類包括公共阻抗耦合、串擾、高頻載流導線產生的輻射和通過由互連佈線和印製線形成的迴路拾取噪聲等。
在高速邏輯電路里，這類問題特別脆弱，原因很多：
1、電源與地線的阻抗隨頻率增加而增加，公共阻抗耦合的發生比較頻繁；
2、信號頻率較高，通過寄生電容耦合到步線較有效，串擾發生更容易；
3、信號迴路尺寸與時鐘頻率及其諧波的波長相比擬，輻射更加顯著。
4、引起信號線路反射的阻抗不匹配問題。
第一節 CAD輔助設計
一、總體概念及考慮
1、五一五規則，即時鐘頻率到5MHz或脈衝上升時間小於5ns，則PCB板須採用多層板。
2、不同電源平面不能重疊。
3、公共阻抗耦合問題。
模型：
VN1＝I2ZG爲電源I2流經地平面阻抗ZG而在1號電路感應的噪聲電壓。
由於地平面電流可能由多個源產生，感應噪聲可能高過模電的靈敏度或數電的抗擾度。
解決辦法：
①模擬與數字電路應有各自的迴路，最後單點接地；
②電源線與回線越寬越好；
③縮短印製線長度；
④電源分配系統去耦。
4、減小環路面積及兩環路的交鏈面積。
5、一個重要思想是：PCB上的EMC主要取決於直流電源線的Z
C→∞，好的濾波，L→0，減小發射及敏感。
Z0＝L/C＝377(d/w) (μr/εr)，如果 < 0.1Ω極好。
二、佈局
下面是電路板佈局準則：
1、 晶振儘可能靠近處理器
2、 模擬電路與數字電路佔不同的區域
3、 高頻放在PCB板的邊緣，並逐層排列
4、 用地填充空着的區域
三、佈線
1、電源線與回線儘可能靠近，最好的方法各走一面。
2、爲模擬電路提供一條零伏回線，信號線與回程線小與5：1。
3、針對長平行走線的串擾，增加其間距或在走線之間加一根零伏線。
4、手工時鐘佈線，遠離I/O電路，可考慮加專用信號回程線。
5、關鍵線路如復位線等接近地回線。
6、爲使串擾減至最小，採用雙面＃字型佈線。
7、高速線避免走直角。
8、強弱信號線分開。
四、屏蔽
1屏蔽 > 模型：
屏蔽效能SE(dB)＝反射損耗R(dB)＋吸收損耗A(dB)
高頻射頻屏蔽的關鍵是反射，吸收是低頻磁場屏蔽的關鍵機理。
2、工作頻率低於1MHz時，噪聲一般由電場或磁場引起，(磁場引起時干擾，一般在幾百赫茲以內)，1MHz以上，考慮電磁干擾。單板上的屏蔽實體包括變壓器、傳感器、放大器、DC/DC模塊等。更大的涉及單板間、子架、機架的屏蔽。
3、靜電屏蔽不要求屏蔽體是封閉的，只要求高電導率材料和接地兩點。電磁屏蔽不要求接地，但要求感應電流在上有通路，故必須閉合。磁屏蔽要求高磁導率的材料做封閉的屏蔽體，爲了讓渦流產生的磁通和干擾產生的磁通相消達到吸收的目的，對材料有厚度的要求。高頻情況下，三者可以統一，即用高電導率材料(如銅)封閉並接地。
4、對低頻，高電導率的材料吸收衰減少，對磁場屏蔽效果不好，需採用高磁導率的材料(如鍍鋅鐵)。
5、磁場屏蔽還取決於厚度、幾何形狀、孔洞的最大線性尺寸。
6、磁耦合感應的噪聲電壓UN＝jwB.A.coso＝jwM.I1，(A爲電路2閉合環路時面積；B爲磁通密度；M爲互感；I1爲干擾電路的電流。降低噪聲電壓，有兩個途徑，對接收電路而言，B、A和COS0必須減小；對干擾源而言，M和I1必須減小。雙絞線是個很好例子。它大大減小電路的環路面積，並同時在絞合的另一根芯線上產生相反的電動勢。
7、防止電磁泄露的經驗公式：縫隙尺寸 < λmin/20。好的電纜屏蔽層覆視率應爲70％以上。
五、接地
1、300KHz以下一般單點接地，以上多點接地，混合接地頻率範圍50KHz～10MHz。另一種分法是：< 0.05λ單點接地；< 0.05λ多點接地。
2、好的接地方式：樹形接地
3、信號電路屏蔽罩的接地。
接地點選在放大器等輸出端的地線上。
4、對電纜屏蔽層，L < 0.15λ時，一般均在輸出端單點接地。L<0.15λ時，則採用多點接地，一般屏蔽層按0.05λ或0.1λ間隔接地。混合接地時，一端屏蔽層接地，一端通過電容接地。
5、對於射頻電路接地，要求接地線儘量要短或者根本不用接線而實現接地。最好的接地線是扁平銅編織帶。當地線長度是λ/4波長的奇數倍時，阻抗會很高，同時相當λ/4天線，向外輻射干擾信號。
6、單板內數字地、模擬地有多個，只允許提供一個共地點。
7、接地還包括當用導線作電源回線、搭接等內容。
六、濾波
1、選擇EMI信號濾波器濾除導線上工作不需要的高頻干擾成份，解決高頻電磁輻射與接收干擾。它要保證良好接地。分線路板安裝濾波器、貫通濾波器、連接器濾波器。從電路形式分，有單電容型、單電感型、L型、π型。π型濾波器通帶到阻帶的過渡性能最好，最能保證工作信號質量。
一個典型信號的頻譜：
2、選擇交直流電源濾波器抑制內外電源線上的傳導和輻射干擾，既防止EMI進入電網，危害其它電路，又保護設備自身。它不衰減工頻功率。DM(差摸)干擾在頻率 < 1MHz時占主導地位。CM在 > 1MHz時，占主導地位。
3、使用鐵氧體磁珠安裝在元件的引線上，用作高頻電路的去耦，濾波以及寄生振盪的抑制。
4、儘可能對芯片的電源去耦(1-100nF)，對進入板極的直流電源及穩壓器和DC/DC轉換器的輸出進行濾波(uF)。
Cmin≈△I△t/△Vmax △Vmax一般取2％的干擾電平。
注意減小電容引線電感，提高諧振頻率，高頻應用時甚至可以採取四芯電容。電容的選取是非常講究的問題，也是單板EMC控制的手段。
七、其它
單板的干擾抑制涉及的面很廣，從傳輸線的阻抗匹配到元器件的EMC控制，從生產工藝到扎線方法，從編碼技術到軟件抗干擾等。一個機器的孕育及誕生實際上是EMC工程。最主要需要工程師們設計中注入EMC意識。
第二節 可編程器件的使用
§3.2.1 FPGA產品性能和技術參數
一、FPGA概念：
用戶現場可編程門陣列——FPGA器件（Field Programmable Gate Array）是八十年代中期出現的新概念，是一種可由用戶自行定義配置的高容量密度的專用集成電路（ASIC）。FPGA概念由美國Xilinx公司首創，成爲九十年代集成電路產業銷售額增長速率最快的產品。
與EPLD器件（Erasable Programmable Logic Devices)相比，FPGA主要具有下述特點：
1）EPLD器件爲邏輯塊級可編程，而FPGA爲邏輯門級可編程。
EPLD器件由不同個數的宏單元（Macrocell）組合而成，宏單元作爲一個整體，其內部連線相對固定，因此其編程靈活性及邏輯容量均受到限制。FPGA爲門級可編程，其編程靈活性與內部邏輯容量遠大於EPLD。
2）FPGA器件集成度高，陣列引腳數多，功耗低。
3）FPGA器件具有用戶現場可編程的優越特性。
由於FPGA的現場可編程特性，其在線的電路調試與修改不須將FPGA從電路板中取出，因此能以多種封裝形式（如PQFP、TQFP、BGA等）減小體積，增加引腳數量。而EPLD須用專門的編程器擦寫，因而通常爲PLCC封裝，體積大，引腳相對較少。
4）EPLD器件爲EPROM-base而FPGA爲SRAM-base。
5）與EPLD器件相比較，FPGA的時延較難控制。
二、FPGA的基本結構與基本工作原理：
1、FPGA的組成與結構：
CLB:Configurable Logic Block
IOB:Input/Output Block
PIC:Programmable Interconnect
SRAM陣列
內部晶體振盪器
2、FPGA的結構特點：
1）FPGA內部爲邏輯單元陣列（LCA：Logic Cell Array）結構：
在FPGA中，CLB作爲邏輯組件的基本單元，通過一定的內部連線連接在一起以綜合陣列中的邏輯功能，形成LCA結構。CLB爲門級結構，但LCA對用戶而言表現爲邏輯塊的特性，使得LCA具有一個極強的邏輯解來實現優化的高密度門陣列。
2）FPGA內部邏輯功能的配置是基於內部陣列分佈的SRAM原理：
FPGA器件的編程實現，實際上是由加載於其內部陣列分部的SRAM上的配置數據決定和控制各個CLB、IOB的邏輯功能及PIC之間的互連關係。因此，允許LCA靠簡單的加載新的數據進行配置SRAM單元，從而實現芯片新的邏輯配置。通過加載不同的配置數據，芯片邏輯功能可不斷更新，反覆使用。
3、FPGA的基本工作原理：
1）FPGA的工作模式：
FPGA的工作模式有主動模式、周邊模式和從動模式三種。不同的工作模式可通過模式選擇控制位來控制。
A、主動模式：
在主動模式下，LCA自動地從外部PROM或EPROM加載配置的程序數據。主動模式又可分類如下：
主動並行低地址模式
主動並行模式
主動並行高地址模式
主動串行模式
並行模式中，在相應的時鐘控制下，配置數據並行地進入FPGA器件，在內部再變成串行。爲了能使LCA與其它器件分享外部存儲器，佔用不同的地址段，LCA在主動並行模式下提供高、低地址兩種模式，使得LCA按不同的順序產生地址信號。其中高地址模式是從高地址向低地址讀數，低地址模式是從低地址向高地址讀數。
串行模式中，在相應的時鐘信號控制下，配置數據串行地由外部的PROM器件進入LCA的內部存儲區。
當單片FPGA不足以定義數字系統完整的邏輯功能時，可以採用多個FPGA芯片，以一定的格式相互連接，分部定義，從而總合地完成整個系統的功能。這種鏈連的電路方式構成菊花鏈。在這種情況下，第一片FPGA應選擇主動模式，作爲其它鏈連的FPGA的數據源且控制從動器件。
B、周邊模式：
周邊模式提供一個簡單的接口，通過該接口，FPGA器件可作爲一個周邊設備，由微處理器直接加載配置，數據以串行方式輸入FPGA。當系統使用多個FPGA器件時，每個器件可選定微處理器數據總線的一個數據位，這樣多個器件就可在微處理器每一個寫週期同時加載，這種“寬邊”加載方法提供了一個非常簡單而又高效的多器件同時加載的實現途徑。
C、從動模式：
處於從動模式的FPGA，在加載過程中數據及與其同步的時鐘均由外部電路提供。通常，從動模式用於對菊花鏈上的後接器件的配置，每個從器件的數據均由鏈上的上一個器件提供，時鐘由首器件提供。
2）FPGA的工作原理：
FPGA設計的主要目的在於實現應用系統的邏輯設計，通過相應的FPGA開發系統將邏輯關係轉換成一定格式的FPGA芯片配置數據，並基於一定的配置工作模式，將數據配置於芯片內部的SRAM點陣，從而使芯片成爲具有一定邏輯功能的單片系統。
FPGA的工作模式由模式配置引腳M0、M1、M2配置，系統上電後LCA自動開始進行初始化操作，通過復位FPGA，系統首先清除LCA芯片內部的SRAM存儲器，作好配置準備。當LCA被初始化並正確判斷其配置模式後，配置數據開始被加載。在數據配置過程中，配置數據以固定的格式傳輸，數據流均由一串行引導數據引導，且配置數據按幀傳輸。數據在LCA內部串行並轉換成數據字，然後被並行地寫入內部配置存儲器陣列。在多個LCA器件菊花鏈接時，當第一個器件配置數據加載完畢，其DOUT輸出將繼續允許其它數據通過並加載於下一個器件。數據加載完成後，FPGA從數據配置向用戶定義的邏輯功能與操作轉移，系統啓動並開始工作，此時，系統完成從一個時鐘方式向另一個時鐘方式的轉變，同時完成從多數輸出是三態的並行或串行配置數據的界面向由用戶系統激活的I/O引腳的正常操作的轉變。
§3.2.2 FPGA的開發工具的使用：
一· FPGA開發系統
在PC機用戶的XILINX FPGA開發系統之中，目前主要採用Viewlogic的XACTstep6.0.1和ALDEC的Foundation Series。XACTstep的設計流程如下：
Design Entry
Prosim Prowave 功能仿真
XACTstep
Prosim Prowave 時序仿真
Download
首先在Design Entry作原理圖輸入，原理圖完成後可由Prosim作功能仿真並通過Prowave顯示仿真波形，亦可在原理圖完成後直接進入XACTstep，將原理圖轉換成爲XILINX FPGA的網表格式，進行邏輯優化、佈局、佈線。佈線生成LCA文件或BIT文件後即可通過專用的FPGA加載電纜將配置數據下載到芯片進行調試，亦可先通過Prosim與Prowave作佈線完成後的時序仿真，調整時序後再下載配置數據文件。
二、FPGA芯片的容量與指標：
下表給出XILINX FPGA最常用的XC3000、XC4000系列的參數：
Device Gates CLBs IOBs Flip-Flops
XC3120 1000-1500 64 64 256
XC3130 1500-2000 100 80 360
XC3142 2000-3000 144 96 480
XC3164 3500-4000 224 120 688
XC3190 5000-6000 320 144 928
XC3195 6500-7500 484 176 1320
表一 XC3000系列的邏輯容量
Device Gates CLBs IOBs Flip-Flops
XC4002A 2000 64 64 256
XC4003A 3000 100 80 360
XC4003/H 3000 100 80/160 360/300
XC4004A 4000 144 96 480
XC4005A 5000 196 112 616
XC4005/H 5000 196 112/192 616/392
XC4006 6000 256 128 768
XC4008 8000 324 144 936
XC4010/D 10000 400 160 1120
XC4013/D 13000 576 192 1536
XC4020 20000 784 224 2016
XC4025 25000 1024 256 2560
§3.2.3 EPLD產品性能和技術參數
1、引言
可編程邏輯器件（PLD）是用戶進行編程實現所需邏輯功能的數字集成電路，利用PLD內部邏輯電路可以實現任意布爾表達式或寄存器函數，相反，那些分立邏輯IC，如TTL電路，只能提供特定的功能而不能按不同電路設計要求進行修改，PLD曾被看作分立邏輯和定製或半定製器件（如ASIC）的替代品，然而，近年來它已成爲更受青睞的一種選擇了，由於大批量生產和採用先進的工藝技術，PLD的價格降低，PLD廠家提供的器件同許多離散器件或全定製器件相比，其集成度更高，性能更好，並且每一功能的價格更低。
2、ALTERA的PLD系列產品
ALTERA公司提供7個系列的通用PLD產品：FLEX 10K、FLEX8000、MAX9000、MAX7000、FLASHLogic、MAX5000和Classic器件，如表所示，靈活邏輯單元陣列（Flexible Logic Element Matrix，FLEX）結構，使用查找表實現邏輯功能。而多陣列矩陣（Multiple Array Matrix，MAX）結構、FLASHlogic結構和Classic結構使用可編程的“與陣列”和乘積項的固定的“或”結構實現。各種產品系列提供不同的速度和不同的性能，在特定應用中各有優點：
ALTERA器件結構
器件系列 邏輯單元結構 連線結構 配置單元
FLEX 10K 查找表 連續式 SRAM
FLEX 8000 查找表 連續式 SRAM
MAX9000 積之和 連續式 EEPROM
MAX7000 積之和 連續式 EEPROM
FLASHLogic 積之和 連續式 RAM&FLASH
MAX5000 積之和 連續式 EPROM
Classic 積之和 連續式 EPROM
下面總結各ALTERA通用PLD系列產品的關鍵性能：
1、Classic系列
Classic是ALTERA公司最早的產品系列，最多集成900個可用門，引腳最多達68個，工業標準的Classic系列由一個具有公共互連邏輯的陣列構成，適用於集成度低，價格便宜的應用，該系列具有獨特的“0功率”模式，維持狀態的電流只有微安量級，對於低功耗應用非常理想，該系列基於EPROM工藝，編程信息不易失去，並可用紫外線擦除和多次編程。
2、MAX5000系列
MAX5000系列是ALTERA第一代MAX器件，它廣泛應用於需要高級組合邏輯，其成本又較便宜的場合，這類器件的集成度爲300～3800可用門，有20～100個引腳，由於該產品已經很成熟，加之ALTERA公司對其不斷改進和採用更先進的工藝，使得MAX5000器件每個宏單元的價格可與大批量生產的ASIC和門陣列相近，基於EPROM的MAX5000系列也是編程信息不易失的。
3、MAX7000系列
MAX7000系列是ALTERA第二代結構的器件，它是工業界速度最快的高集成度可編程邏輯器件系列， 其集成度爲600～5000門可用門，有32～256宏單元和36～164個用戶I/O引腳，該系列器件的組合傳播延時快達5 ns，16位計數器頻率爲178.9MHZ。此外，它們能提供很快的輸入寄存器建立時間，多個系統時鐘和可編程的速度/功率控制，I/O引腳輸出電壓擺率是可控制的。 從而提供一個附加的開關噪聲電平控制，基於EEPROM的MAX7000系列是編程信息不易失的電可擦除的器件。
MAX7000E器件是MAX 7000系列中密度更高，性能更強的成員，MAX7000S不僅提供MAX7000E的增強性能，它還可以提供JTAG BST、ISP支持和片內時鐘放大鎖相環電路。
4、MAX9000系列
MAX9000 系列 把MAX 7000系列的高效的宏單元結構和FLEX器件的高性能、可預測速度的快速通道結合在一起，使它非常適用於集成多個系統級功能。基於EEPROM的MAX9000系列有6000～12000個可用門，320～560個宏單元，最多216個用戶I/O引腳，這種集成度以及JTAG BST和ISP支持，使它成爲即用到PLD特性又具有ISP的靈活性的門陣列設計中的理想選擇。
5、FLASHlogic系列
FLASH Logic系列的性能結構革新使它非常適合於那些要求內部RAM，在線重新配置（ICR）、ISP或JTAG BST支持的應用，FLASH Logic系列是基於SRAM的，此外內部還有不易失的FLASH單元，省卻了外部數據源。它的密度從1600～3200，可用門有80～160個宏單元，有62～120個用戶I/O引腳。
這些性能以及10ns的組合時延，使它非常適用於基於微處理器的系統和總線接口應用。
6、FLEX 8000系列
FLEX 8000系列適用於需要大量寄存器和I/O引腳的應用，該系列器件的集成度爲2,500～16,000可用門，282～1500寄存器，78～208個用戶I/O引腳，這些特性以及其高性能、可預測速度的互連結構使FLEX 8000很適合用作基於乘積項的器件，此外，基於SRAM的FLEX 8000維護狀態功耗很小，可在線重新配置（ICR）的特性，使它適用於PC附加卡，電源供電設備和多功能電信卡。
FLEX 10K系列
FLEX 10K系列包括含有嵌入式陣列的PLDS及工業界最大的PLD（100,000門），由於共高集成度和用作複雜宏和存貯器的能力，使其可以滿足隨着單片系統設計發展而對集成度的增長要求， FLEX10K包括一個嵌入式陣列，它可以給設計者提供高效的嵌入式門陣列功能和靈活的可編程邏輯，嵌入式陣列由大量的嵌入陣列塊（EAB）組成，它可以用作存貯器和複雜邏輯功能。其它結構特性如多個偏差時鐘，時鐘鎖定、時鐘放大鎖相環電路和內部三態總線，可以滿足系統級集成要求的性能和效率，這些特性使它可用於那些傳統上使用門陣列的領域。
所有ALTERA器件使用CMOS工藝，與雙極性工藝相比它的功耗小，可靠性高。
附錄 現有EPLD器件性能參數
器件系列 3.3V
器件 3. 3V或5.0V
I/O PIN PLL PCI
Compliance ISP ICR JTAG 嵌入
SRAM 斜率控制 開漏極輸出
FLEX10K
FLEX8000
MAX9000
MAX7000
MAX7000S
FLASH
logic
MAX5000
Classic
§3.2.4 MAX + PLUS II開發工具
1、引言
一個理想的可編程邏輯設計環境應當滿足各種各樣的設計要求：例如，應當支持具有不同結構的器件，能在多平臺上運行，具有易於使用的界面並提供廣泛的特性。而且，該設計環境還應當允許設計者自由選擇他們使用的設計輸入方法和工具。Altera的MAX＋PLUSⅡ開發系統是一種全集成化的可編程邏輯設計環境，能滿足所有這些要求。
MAX＋PLUSⅡ設計環境提供的靈活性和高性能是無可比擬的。其豐富的圖形界面，再加以完整、可即時訪問的在線文檔，使用戶能又快又容易的學習和使用MAX＋PLUSⅡ。
□結構無關 MAX＋PLUSⅡCompiler（編譯程序）是MAX＋PLUSⅡ系統的核心，它支持Altera的Classic、MAX5000、MAX7000、MAX 9000、FLASHlogic、FLEX 8000和FLEX 10K可編程邏輯器件系列，提供工業界唯一真正與結構無關的可編程邏輯設計環境。該編譯程序（或稱編譯器）還提供強有力的邏輯綜合與最小化功能，使用戶比較容易將其設計集成到器件中。
□多平臺 MAX＋PLUSⅡ可在基於486、奔騰之PC的Microsoft Windows或Windows NT下運行，也可以在Sun SPARC工作站、HP9000系列700工作站和DEC Alpha AXP工作站的X windows下運行。
□全集成化 MAX＋PLUSⅡ的設計輸入、處理與校驗功能一起提供了全集成化的一套可編程邏輯開發工具，可以加快動態調試，縮短開發週期。
□模塊組合式工具軟件 設計者可從各種設計輸入、設計處理和設計校驗選項（全部在3.2.4節中描述）中進行選擇從而使設計環境用戶化。需要時，還可保留初始的工具投入，並增添新性能。由於MAX＋PLUSⅡ支持各種器件系列，設計得不必學習新工具即可支持新結構。
□硬件描述語言 （HDL）MAX＋PLUSⅡ 支持各種HDL設計輸入選項，包括VHDL、Verilog HDL和Altera硬件描述語言AHDL。
□開放的界面 Altera的工作與CAE廠家聯繫緊密，MAX＋PLUSⅡ可與其它工業標準設計輸入、綜合與校驗工具鏈接。它與CAE工具的接口符合EDIF 200和209、參數化模塊庫（LPM）、Verilog、VHDL及其它標準。設計者可以使用Altera或標準CAE設計輸入工具去建立邏輯設計，使用MAX＋PLUSⅡ Compiler（編譯程序）對Altera器件設計進行編譯，並使用Altera或其它CAE校驗工具進行器件或板級仿真。目前，MAX＋PLUSⅡ支持與Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、Date I/O、Intergraph、Minc、OrCAD等公司提供的工具的接口。
使用MAX＋PLUSⅡ軟件進行設計的過程包括四個階段：設計輸入、設計處理、設計校驗和器件編程。
2、設計輸入
MAX＋PLUSⅡ能夠將使用MAX＋PLUSⅡ設計輸入工具或其它各種工業標準CAE設計輸入工具生成的設計文件綜合爲一個設計體系。MAX＋PLUSⅡ各應用程序間高度的集成化允許信息在各應用程序之間自由地來回流動。例如，可以自動將編譯、仿真和定時分析中識別的錯誤定位，並在原始的設計文件中將其加亮。如果一個設計（在MAX＋PLUSⅡ中叫做“Project”）中包括二級或多級層次結構，設計者可以從一個設計文件直接到達層次結構內所有的其它設計文件，無論這些文件是基於圖形、文本或波形的。
2.1、原理圖輸入與非符合編輯
圖3.2.4.1 中所示，MAX＋PLUSⅡGraphic Editor（圖形編輯器）能方便、快捷地輸入設計原理圖。這種“drag-and -drop”的圖形編輯方法可以快速移動一個或多個對象，也可以移動整個一塊區域。移動過程中，連線就像橡皮筋那樣保持着。還可通過總線連接多個圖元（Primitive）建立起符合陣列，從而使設計更加緊湊。該軟件中有74系列的300多個及其它定製宏功能可供使用。
圖3.2.4.1
2.2、硬件描述語言輸入
MAX＋PLUSⅡ軟件包含一個Text Editor（文本編輯程序），適用於輸入和編輯用VHDL、Verilog HDL或AHDL（Altera硬件描述語言）編寫的HDL（硬件描述語言）設計文件。MAX＋PLUSⅡCompiler（編譯程序）可以對這些語言表達的邏輯進行綜合並將其映射到Altera的任何器件系列中。
這些HDL中的每一種都能實現狀態機、其值表、條件邏輯和布爾方程，也支持加、減、相符和比較複雜的設計了。
2.3、設計的波形輸入
MAX＋PLUSⅡWaveform Editor（波形編輯程序或稱波形編輯器）用於建立和編輯建立波形設計文件及輸入仿真向量和功能測試向量。波形編輯程序還有邏輯分析儀的功能，設計者可以查看仿真結果。
波形設計輸入最適合於時序和重複的函數。Compiler的先進的波形綜合算法根據用戶定義的輸入波形及輸入波形（經過寄存器的、組合的狀態機邏輯的）自動生成邏輯關係。Compiler自動爲分配狀態位和狀態變量。
波形編輯功能允許設計者對波形進行拷貝、剪切、粘貼、重複與伸展，從而可用內部節點，觸發器和狀態機建立設計文件；把波形組合成組，顯示出二進制、八進制、十進制或十六進制值；通過把一組波形重迭到另一組波形上，對兩組仿真結果進行比較。
2.4、底層編輯
MAX＋PLUSⅡFloorplan Editor（底層編輯程序）（圖3.2.4.2）簡化向器件引腳和邏輯單元分配邏輯的過程。設計方案中使用的表示每種器件的圖形很容易進行邏輯佈局。高層的和詳細的器件視圖都可供利用。設計者可在設計編譯之前分配和邏輯單元，編譯後再察看與修改結果。
圖3.2.4.2
底層編輯程序的特性允許設計者觀察器件中所有已分配的和未分配的邏輯。任何節點或引腳都可以被拉到新的位置。可以把邏輯分配給專用引腳和邏輯單元，也可分配給器件中更加合適的區域。
2.5、工業標準的CAE設計輸入
MAX＋PLUSⅡ Compiler（編譯程序）可以與產生EDIF200和290網表文件的其它CAE工具接口。Compiler使用庫映射文件（.lmf）把其它CAE工具專用的符號和引腳名映射爲MAX＋PLUSⅡ宏功能和基本門庫單元。Altera爲74系列的100多種器件及定製宏功能提供LMF（庫映射文件），這些宏功能適合於Cadence、Mentor Graphics、Minc、OrCAD和Viewlogic等公司的工具生成的文件。Cadence、Exemplar、Intergraph、Mentor Graphics、Racal-Redac，Synopsys和Viewlogic公司也支持VHDL和Veilog設計輸入。
MAX＋PLUSⅡ也支持使用參數化模塊庫（LPM，Library of parameteride modules）的設計輸入。LPM標準描述計數器、加法器、多路選擇器之類規模可變的宏功能，允許最佳設計信息在CAE 工具之間流通。MAX＋PLUSⅡ Compiler從EDIF網表文件讀取LPM模塊，自動進行優化，產生具有特定結構的宏功能。MAX＋PLUSⅡ支持LPM標準定義的所有門和運算部件。
MAX＋PLUSⅡ也能讀取OrCAD的原理圖文件（.sch）和Xilinx的網表格式文件（.xnf）,以便面向Altera器件，對設計進行編譯和集成。
2.6、層次設計輸入
層次設計可能包含用幾種不同格式建立的設計文件，包括原理圖輸入、HDL設計輸入、波形設計輸入和EDIF（電子設計交換格式）。MAX＋PLUSⅡ在一個設計方案中支持多級層次。這種靈活性使設計者可以採用最適合於設計中每個部門的設計輸入方法。MAX＋PLUSⅡ層次顯示程序可以顯示方案的層次結構，允許設計者穿越層次，自動打開適合於每個設計文件的編輯程序。
3、設計原理
MAX＋PLUSⅡ處理一個設計時，Compiler（編譯程序）在設計文件中讀取信息併產生編程文件和仿真文件，Timing Analyze（定時分析程序）分析設計的定時，Message Processor （信息處理程序）自動定位錯誤。
3.1、自動錯誤定位
MAX＋PLUSⅡ的Message Processor 與MAX＋PLUSⅡ的所有應用程序通信，報告錯誤、信息，對於連線或句法等問題給出警告消息。設計者可利用它自動打開有錯誤源的文件，並以高亮度顯示錯誤位置。見圖3.2.4.3
圖3.2.4.3
3.2、邏輯綜合與試配
MAX＋PLUSⅡCompiler的Logic Synthesizer（邏輯綜合）模塊對設計方案進行邏輯綜合並讓你看到設計實現的真正結果（WYSIWYG：what-yuo-see-what-you-ger）。該模塊選擇合適的邏輯化簡單法，並去除冗長邏輯，確保對某種特定的器件結構儘可能有效地使用器件的邏輯資料。還要去除設計方案沒用的邏輯。
邏輯綜合選擇有助於設計師引導邏輯綜合的結果。Altera提供三種“現成的”綜合方式，可以爲多種邏輯綜合選擇指定位置。可選擇缺省方式，以設置缺省的綜合選擇；可以建立定製方式；還可以在被選擇的邏輯功能上指定一些單獨的綜合選擇。綜合選擇可以是面向特定器件系列專門設置的，以發揮器件結構的優勢。很多先進的邏輯選擇可以進一步擴展設計者對邏輯綜合施加影響的能力。
Compiler 的Fitter（試配）模塊應用試探法把經過綜合的設計最恰當地用一個或多個器件實現。這種自動試配功能使設計者得以從冗長與佈線工作中解脫出來。Fitter生成報告文件（Report File）（.rpf），該文件展示設計的具體實現以及器件中沒使用的資料。
3.3、定時驅動的編譯
Compiler（編譯程序）可以實現用戶指定的定時要求，例如，傳播延時（tpD）、時鐘到輸出的延時（TCO）、建立時間（TSU）和時鐘頻率（FMAX）等。設計者可以爲選定的邏輯功能指定定時要求，也可以把設計作爲一個整體來指定定時要求。Fitter的報告文件提供詳細信息說明設計中的定時要求是如何實現的。
3.4、設計規則檢查
MAX＋PLUSⅡCompiler（編譯程序）包括有Design Doctor（設計規則檢查程序）。該程序檢查每個設計文件，因爲能夠造成系統極可靠性問題，一般只有在設計已成爲產品後才暴露出來。用戶可以從預先定義的三組設計規則中選擇一種，這種規則對設計的檢查一個比一個徹底，用戶也可以建立自己的一組規則。
設計規則的基礎是可靠性，這涉及到含有異步輸入、行波時鐘、以時鐘爲基礎的多級邏輯、置位與消除的配置及競爭條件等性能的邏輯。指明規則違反的情況，以幫助設計者決定在設計中需要編輯哪些部分。
3.5、多器件劃分
如果整個設計不能裝入一個器件，Compiler（編譯程序）的Partitioner（劃分）模塊可將設計進行劃分以裝入同一器件系列的多個器件中。劃分時力圖使所需器件數目儘可能少，同時要使用於器件之間通信引腳數目最少。Fitter（試配模塊）自動將邏輯裝入指定的器件。
劃分工作可以全部自動進行，可以部分由用戶控制，也可以全部由用戶控制進行。若設計太大無法裝入指定器件，設計者可以指定增加器件的類型和數目。
3.6、工業標準輸出格式
MAX＋PLUSⅡCompiler（編譯程序）可以建立多種仿真環境裏使用的網表。這些網表包含綜合後的功能，以及其它標準設計校驗工具進行器件級或板級仿真時可以使用定時信息。
以下接口可供使用：
EDIF接口 建立EDIF200和290網表。
Verilog接口 建立與Verilog－XL仿真器一起使用的Verilog網表。
VHDL接口 建立與VHDL仿真器一起使用的VHDL網表。
3.7、編程文件的產生
Assembler（裝配程序）模塊爲一個已編譯的設計創建一個或多個編程目標文件（.pof）、SRAM目標文件（.sof）和/或JEDEC文件（.jed）。MAX＋PLUSⅡ編程器使用這些文件和標準的Altera硬件對所要求的器件進行編程。使用工業標準的其它編程設備也可對器件編程。此外，MAX＋PLUSⅡ可以產生Intel格式的十六進制（.hex）、Tab-ular文本文件（.ttf）和配置FLEX8000器件使用的串行Bit流文件（.sbf）。
4、設計校驗
設計校驗過程包括設計仿真和定時分析，使用是測試邏輯操作和設計的內部定時。Altera和各種CAE賣主均可提供設計校驗軟件。
4.1、仿真
MAX＋PLUSⅡ的仿真器具有靈活性，可以控制對單器件或多器件設計的仿真。仿真器使用編譯期間生成的二進制仿真網表進行功能、定時的仿真，或對組合連接的多個器件作爲一個設計進行仿真。
可以使用簡明的向量輸入語言定義輸入激勵，也可以使用MAX＋PLUSⅡ的波形編輯程序直接畫出波形。仿真結果可以在波形編輯器或文本編輯器中看到，也可以作爲波形文件或文本文件打印出來。
設計者可以交互式地指定命令，或者通過基於文本的命令文件去完成和種任務，諸如監視設計方案中的毛刺、振盪器和寄存器的建立和保持時間；到達用戶定義的條件時，停止仿真；強制觸發器爲高或低電平；進行功能測試等。如果建立或保持時間、最小脈寬或振盪週期不合要求，Message Processor（信息處理器）就報告出現的問題。然後，設計者就可以使用信息處理器確定這個問題在Waveform Editor（波形編輯器）中發生的時間，並確定該錯誤在原始設計文件中的位置。
（1）功能仿真
MAX＋PLUSⅡSimulator（仿真器）支持功能仿真，可在對設計方案進行綜合之前，測試其邏輯操作，使設計者能迅速知道邏輯上的錯誤並改正之。MAX＋PLUSⅡ的波形編輯器可顯示功能仿真的結果，並且爲訪問設計（包括組合功能）中所有節點提供便利條件。
（2）定時仿真
在定時仿真裏，MAX＋PLUSⅡ的仿真器在設計方案被綜合和優化之後，對其進行測試。進行定時仿真的分辨率是0.1ns。
（3）多器件仿真
MAX＋PLUSⅡ可以把來自多個Altera器件的定時和/或功能信息組合起來，這樣，設計者可以仿真幾個器件在一起的工作。在同一設計中可以使用Altera不同系列的器件。
4.2、定時分析
MAX＋PLUSⅡ的Timing Analyzer（定時分析程序）可以計算到點的器件延時矩陣，確定器件引腳上的建立時間與保持時間要求，還計劃最高的時鐘頻率。MAX＋PLUSⅡ的設計輸入工具與Timing Analyzer 集成在一起，這樣只需簡單地設計中的起點和終端加上標誌即可確定最短與最長的傳播延時。此外，Message Processor（信息處理器）可以找出Timing Analyzer在設計文件中已證實的關鍵路徑，並在適當的設計編輯器中顯示之。
5、器件編程
圖3.2.4.4 展示的MAX＋PLUSⅡProgrammer（編程器）使用Compiler生成的編程文件給Altera器件編程。它可以用來對器件編程、校驗、試驗、檢查是否空白以及進行功能測試。編程器硬件包括一塊附加的邏輯編程卡（用於PC－AT或兼容機），該卡驅動Altera的主編程部件（MPU－Master Programmer Unit）。MPU要進行連通性檢查，以確保編程適配器與器件之間有良好的電接觸。通過配套的編程適配器，MPU還支持功能測試，這樣爲仿真而建立的向量也可以應用於已編程器件，從而校驗其功能。
Altera還提供FLEX卸裝電纜和FLEX8000編程用的BitBlaster。FLEX8000卸載電纜可以把裝在MPU上的任何配置EPROM編程適配器與樣板系統中的一個FLEX8000相連。BitBlaster串行卸裝電纜連接一個標準的RS－232端口，它向系統板上的FLEX8000器件提供配置數據。BitBlaster使PC和工作站用戶能夠獨立地配置FLEX8000器件，而不需要MAX＋PLUSⅡ編程器或任何其它編程硬件。
對器件進行編程和校驗的全部硬件和軟件均可從Altera公司獲得。其它還有很多編程器硬件廠家都能提供編程支持。
圖3.2.4.4
6、聯機求助
聯機求助可以訪問MAX＋PLUSⅡ上的所有信息。包括所有MAX＋PLUSⅡ應用程序的完整的、最新的文檔，各種信息的起因和可起的作用，關於Altera文檔的參考資料，文本文件的格式（例如AHDL）及Altera器件與適配器的信息。
聯機求助只能用擊鍵或撳動鼠標來工作。按F1鍵可以即時訪問對話框上的信息、高亮度的菜單命令或彈出式信息。鍵入shift+F1將鼠標指針變爲一個問號，可以圖元、宏功能、AHDL關鍵字等屏幕的任何項目上掀動鼠標以獲得有關該項目上下文意義的幫助。
7、推薦的系統配置
爲使MAX＋PLUSⅡ達到最佳效果，Altera推薦下述系統配置。
7.1、PC系統配置
□基於486或Pentium（奔騰）的PC－AT或兼容機
□16兆字節RAM
□DOS5.0或更高的版本
□Microsoft Windows3.1
□與Micosoft Windows兼容的圖形卡與監視器
□1.44兆字節3 英寸軟盤驅動器或CD－ROM驅動器
□適用於Microsoft Windows人3.1 的二鍵或三鍵鼠標器
□適用於邏輯編程卡的全長8位ISA插槽
□並行口
7.2、Sun工作站系統配置
□使用彩色或單色監視器的Sun SPARC工作站
□32兆字節RAM
□Sun OS4.1.2（或Solaris 1.0）或更高版本
□Sun Open Windows 3.0（或Solaris 1.0）或更高版本
□ISO9660兼容的CD－ROM驅動器
7.3、HP工作站系統配置
□使用彩色或單色監視器的HP Series700工作站
□32兆字節RAM
□HP－UX 9.03或更高版本
□Hp-VUE
□ISO9660兼容的CD－ROM驅動器
7.4、DEC Alpha AXP工作站系統配置
□使用彩色或單色監視器的DEC Alpha APX工作站
□32兆字節RAM
□OSF/1 1.3或更高版本
□Motif 1.2或更高版本
□ISO 9660兼容的CD－ROM驅動器
§3.2.5 VHDL語音
一、VHDL的基本概念：
VHDL（VHSIC Hardware Description Language）是70年代末80年代初美國國防部提出的VHSIC（Very High Speed Integrated Circuit）計劃的產物。VHDL誕生於1981年，新語言的目標有兩方面：首先是設計者企圖用這種語言描述複雜的電路系統；其次他們希望這種語言成爲一種標準，使之在VHSIC計劃中各種成員能按標準的格式向其他成員提供設計。1987年12月VHDL被接納作爲IEEE1076標準，目前，計算機輔助工程工作站製造廠家的整個業界正在把VHDL作爲它們的仿真、綜合與布圖等工具的輸入與輸出的標準，VHDL正迅速地被接納爲一種通用的設計交換媒介，成爲一種工業級標準語言。
二、VHDL的基本術語：
在VHDL中，有的術語幾乎要用於VHDL的每一種描述，因此在進一步介紹VHDL語言以前必須對這些基本術語作一清楚描述。
1、實體（entity）：
實體與VHDL的所有設計有關，是VHDL設計中最基本的模塊。在分層設計中，頂層設計中有頂層實體，底層設計中有底層實體，底層實體包含於頂層實體之中。VHDL中的實體，具體地說可與電原理圖中的器件符號相對應，它描述對外接口、端口數目、端口方向與端口類型等信息。
下面的例子給出一個二選一的數據選擇器的實體描述：
ENTITY mux2 IS
PORT(i0:IN std_logic;
i1:IN std_logic;
cnt:IN std_logic;
y:OUT std_logic);
END mux2;
其中大寫的詞爲VHDL的關鍵字，小寫的詞可由用戶自行定義。在上例中，mux2代表實體名，i0、i1爲實體mux2的兩個輸入，cnt爲輸入控制端，y爲輸出端，IN、OUT代表信號端口的方向，std_logic爲VHDL中定義的一種標準邏輯數據類型。需說明的是，大寫與小寫在VHDL中是不敏感的，本文中的大寫只是爲了表示VHDL語言中的固定結構。
2、結構體（architecture）：
所有能被仿真的實體都有一個結構體描述，結構體描述實體的結構組成或行爲功能。一個實體可以有多個結構體，一種結構體可能爲實體的行爲描述，而另一種結構體可能爲實體的結構描述。因此，結構體可分爲結構型結構體和行爲型結構體。
1)行爲型結構體：
行爲型結構體描述實體的行爲功能，如下例爲實體mux2的行爲型結構體：
ARCHITECTURE mux2_behav OF mux2 IS
BEGIN
y<=i0 WHEN cnt=‘0’ ELSE i1;
END mux2_behav;
其中mux2_behav爲結構體名，mux2爲實體名，BEGIN和END之間的部分爲結構體的功能描述，它表示當cnt=‘0’時選擇i0輸出到y，否則選i1爲輸出。
2）結構型結構體：
結構型結構體描述實體的結構組成，如下例爲實體mux2的結構型結構體：
ARCHITECTURE mux2_arch OF mux2 IS
SIGNAL temp0:std_logic;
SIGNAL temp1:std_logic;
SIGNAL temp2:std_logic;
COMPONENT and2
PORT(i1:IN std_logic;
i2:IN std_logic;
o:OUT std_logic);
END COMPONENT;
COMPONENT or2
PORT(i1:IN std_logic;
i2:IN std_logic;
o:OUT std_logic);
END COMPONENT;
BEGIN
temp0<=NOT cnt;
U1:and2
PORT MAP(i0=>cnt,i1=>i1,o=>temp1);
U2:and2
PORT MAP(i0=>i0,i1=>temp0,o=>temp2);
U3:or2
PORT MAP(i0=>temp1,i1=>temp2,o=>y);
END mux2_arch;
其中，mux2_arch爲結構體名，可由用戶自行定義，mux2爲實體名。關鍵詞ARCHITECTURE和BEGIN之間的區域爲變量說明區，中間信號變量、元件及常量等可在該區中定義，上例中定義了三個中間信號變量temp0-temp3，它們均爲std_logic的標準邏輯數據類型。該區中還定義了兩個元件and2和or2，用於構造實體mux2。and2和or2均有三個信號端，i1、i2爲兩個信號輸入端，o爲信號輸出端，它們均爲std_logic類型。BEGIN與END之間的部分爲結構型結構體描述部分，它給出了構成實體mux2的各個元件的具體連接與裝配關係，即實體的結構。
3、配置（configuration）：
由於一個實體可有多個結構體，所以在給定的仿真中，對於某實體選用哪一個結構體須由配置語句給予說明，如下例：
CONFIGURATION mux2_config OF mux2 IS
FOR mux2_behav
END FOR;
END mux2_config;
該例指定對實體mux2採用行爲型結構體mux2_behav，其中mux2_config爲用戶定義的配置體名稱。
4、屬性（attribute）：
屬性是附到VHDL對象上的數據或者是有關VHDL對象的預定義數據，如在FPGA設計中，可通過屬性定義某信號的pin number。
5、進程（process）：
進程是VHDL中最重要最基本的概念之一，在VHDL中進程是基本的執行單元，仿真時將把所有的運算都劃分爲單個或多個進程。關於進程的概念在後面詳述。
四 VHDL的語句
1、元件具體安裝語句：
在第一節的mux2_arch結構體中，有三個元件具體安裝語句，現以其中一個爲例作出說明：
U1:and2 PORT MAP(i0=>cnt,i1=>i1,o=>temp);
元件and2具有兩個輸入端i0、i1和一個輸出端o，上例表明，該元件在具體裝配時，其元件標號爲U1，而將信號cnt映射（連接）到該元件的i0端，將信號i1映射到該元件的i1端，信號temp映射到o端。
2、語句的並行性與並行信號賦值語句：
第一節中結構體mux2_arch的BEGIN和END之間的四個語句爲並行語句。並行語句不象C或PASCAL語言一樣是按照語句的排列順序依次執行的，而是具有並行性，即語句執行的先後次序與其排列的先後次序無關，而只跟其敏感表中的信號變化的情況有關。
爲了進一步說明這個問題，讓我們再來分析下面的例子：輸入信號爲a、b、c、d，輸出信號爲e，我們構造邏輯表達式e=ab+c/d的VHDL語言描述。爲了給讀者一個關於VHDL語言的較完整的概念，此處給出一個完整的VHDL程序：
– This is an example of combinational logic;
– Version 1.0 , 20/5/1997;
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY comb_test0 IS
PORT(a:IN std_logic;
b:IN std_logic;
c:IN std_logic;
d:IN std_logic;
e:OUT std_logic);
END comb_test0;
ARCHITECTURE comb_test0_behav OF comb_test0 IS
SIGNAL temp0:std_logic;
SIGNAL temp1:std_logic;
SIGNAL temp2:std_logic;
BEGIN
temp0<=NOT d;
temp1<=c AND temp0;
temp2<=a AND b;
e<=temp1 OR temp2;
END comb_test0_behav;
CONFIGURATION comb_test0_config OF comb_test0 IS
FOR comb_test0_behav
END FOR;
END comb_test0_config;
本例的結構體中BEGIN和END之間有四個並行信號賦值語句，但由於語句的並行性，它與按如下順序排列的語句等效：
BEGIN
e<=temp1 OR temp2; 語句1
temp2<=a AND b; 語句2
temp1<=c AND temp0; 語句3
temp0<=NOT d; 語句4
END comb_test0_behav;
由此可見，並行信號賦值語句是不按排列順序執行的。現以信號d的變化爲例說明上例並行信號賦值語句的執行順序：當信號d變化時，由於temp0對信號d敏感，故d的變化將引發信號temp0的變化，此時語句4被執行；而信號temp1又對temp0敏感，因此temp0的變化會導致temp1的變化，此時執行語句3；同理，temp1的變化導致輸出信號e的變化，因此語句1被執行。
3、進程語句（process）：
除了並行語句以外，VHDL中亦有順序語句，進程process中的語句就是順序語句，現以一例說明。該例中給出一個用D觸發器實現的二分頻器的VHDL語言描述，其中nrd爲D觸發器的異步清除信號，cp爲脈衝觸發信號，q爲輸出信號：
– This VHDL module devides frequence by two .
– Version 1.0 , 5/4/1997 .
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY fdiv2 IS
PORT(cp:IN std_logic;
nrd:IN std_logic;
q:BUFFER std_logic);
END fdiv2;
ARCHITECTURE fdiv2_behav OF fdiv2 IS
BEGIN
PROCESS(nrd,cp)
BEGIN
IF nrd=‘0’ THEN
q<=‘0’;
ELSIF rising_edge(cp) THEN
q<=NOT q;
END IF;
END PROCESS;
END fdiv2_behav;
讓我們來看PROCESS和END PROCESS之間的語句部分，該部分爲進程語句。第一節中提到過，進程語句是VHDL中最基本的執行單元，因而是一個非常重要的概念。
進程語句一般由三個部分組成：1）敏感表區（Sensitivity list）：關鍵字PROCESS後面括號中的信號清單稱爲敏感表，該表嚴格地枚舉將引起進程語句執行的信號，在本例中爲信號nrd與cp，只有當這些信號變化時，進程才被執行。2）進程說明區：進程說明部分由敏感表的結尾和關鍵字BEGIN之間的部分組成，該區域用來說明局部變量和一些僅在進程內部用的內容。本例中該部分爲空。3）進程語句部分：進程語句部分從關鍵字BEGIN開始並在END PROCESS行結束，進程內包含的所有語句都是順序語句。
4、順序語句：
我們以上例的進程爲例來說明順序語句。順序語句的執行順序是嚴格按照語句的書寫順序排列的，這種風格和C或PASCAL語言的編程風格完全一致。上例中，首先判斷信號nrd是否爲0，如果爲0，則輸出信號q被清零；否則在信號cp的上升沿，D觸發器的d端的狀態（在二分頻器中d端狀態應爲/q，即程序中的NOT q）被鎖存到q端，即q<=NOT q。
5、語句的並行性與順序性小結：
綜合本節內容可知，在並性信號賦值語句、元件具體安裝語句與進程語句之間，各語句爲並行關係，語句的執行由敏感表中的變量觸發；而在進程語句內部，各語句爲順序關係，語句的執行嚴格按照其書寫順序排列。
五 VHDL程序綜述
通過上兩節的敘述，我們對VHDL語言的一些基本概念、編程風格與規範有了一些初步的瞭解，爲了深入理解更復雜一些的VHDL設計，有必要對VHDL的程序再作一些細緻的說明。
1、VHDL語言的程序格式：
首先我們仍以第二節中的實體fdiv2爲例來對VHDL語言的格式作出說明。該程序段中開頭兩行爲程序的註釋行，所有的註釋行前都由符號“–”打頭。註釋行可位於VHDL程序中的任何位置。
IEEE-1164是爲VHDL定義的一個標準，在ieee.vhd程序中定義了一個標準程序包（package）std_logic_1164，該程序包中定義了VHDL語言的一些標準邏輯狀態、標準函數和標準數據類型等，如上面用到的數據類型std_logic、buffer與標準函數rising_edge()等，在std_logic_1164程序包中均有定義。爲了使用該程序包，應在每個實體說明前加上如下兩句：
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
用戶亦可定義自己的程序包，經USE語句說明後即可用於VHDL程序中。如果在構造一個實體時，要將本project中已定義好的另一個實體作爲其中的一個底層元件，則用戶應給出如下說明：
USE work.ALL；
其中work代表了當前的project。
VHDL語言中接下來的部分爲實體說明部分，該部分可視爲與原理圖中的器件相對應，它定義實體的信號端及其方向、類型、屬性等。可在同一文件中定義多個實體，並把其它的實體作爲其中某個頂層實體的組成元件。
實體說明之後爲結構體說明，可認爲結構體說明部分大致與傳統設計方法中的電原理圖相對應。在結構體中BEGIN之前，應先定義結構體中需用的信號、元件及子類型等。BEGIN與END之間爲結構體描述部分，如前所述，可採用功能型描述，亦可採用結構型描述。如有必要，還可在結構體說明之後加上相應的配置說明。
2、信號與變量：
信號與變量是有區別的，模塊間的邏輯關係均通過信號來傳遞，而變量只能在模塊內起到信息暫存的作用。另外，信號要佔用系統的存儲量，而變量只有在模塊需要時才佔用存儲量，程序一旦退出本模塊，則相應變量佔用的存儲區將被釋放，變量隨之消失。
在VHDL語言中，信號用關鍵詞SIGNAL定義，在前述例子中已出現過。而變量用關鍵詞VARIABLE定義，如下例所示：
-- This VHDL module provides a four_to_one MUX .
-- Version 1.0 , 3/4/1997 .
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY mux4 IS
PORT(i0:IN std_logic;
i1:IN std_logic;
i2:IN std_logic;
i3:IN std_logic;
contr0:IN std_logic;
contr1:IN std_logic;
o:OUT std_logic);
END mux4;
ARCHITECTURE mux4_behav OF mux4 IS
BEGIN
PROCESS(contr0,contr1,i0,i1,i2,i3)
VARIABLE temp_vec:std_logic_vector(1 DOWNTO 0);
BEGIN
temp_vec(0):=contr0;
temp_vec(1):=contr1;
CASE temp_vec IS
WHEN “00” => o<=i0;
WHEN “01” => o<=i1;
WHEN “10” => o<=i2;
WHEN “11” => o<=i3;
END CASE;
END PROCESS;
END mux4_behav;
由此例可見，信號和變量除了上述的區別以外，它們的賦值方式亦不相同，信號是通過“〈=” 賦值，而變量通過“：=” 賦值。本例中定義了一個變量temp_vec,爲二維std_logic_vector型。std_logic_vector爲標準邏輯向量類型，通常用於定義總線或一組有規律的信號線，並可用一個指針尋址其各個分量。變量temp_vec在進程內部定義，而且它僅在本進程內部是可見的。
上例描述了一個四選一的數選器，i0-i3爲四個輸入端，contr0、contr1爲控制端，o爲輸出端。結構體中只有一個進程，該進程對信號contr0、contr1、i0-i3敏感。進程中用了一個CASE語句，它通過匹配向量temp_vec的值選擇i0-i3中的一個到輸出端o。
3、變量與預定義類型的可視性：
變量與一些用戶自行定義的數據子類型只在本模塊內是可視的。因此，變量有局部變量和全局變量之分。在一個模塊內定義的變量，只在本模塊內的各個並行語句之間、各個進程之間以及構成本模塊的各個底層元件之間是可視的，而在本模塊外爲不可視。信號用於在各個對其可視的子模塊之間傳遞邏輯關係，而變量只能用於對本模塊內的邏輯進行暫存。
4、組合邏輯、時序邏輯與反饋邏輯的VHDL編程：
對於組合邏輯，採用並行信號賦值語句對其編程往往比較容易，而對於時序邏輯則往往只能通過順序邏輯描述方式才能解決。在第二節中的fdiv2例子中，我們還用過反饋邏輯：q<=NOT q。
上述反饋邏輯中實際上還包含了一個較爲深刻的概念，現作如下分析：在上述反饋邏輯中，信號q對其自身敏感，上式右邊的q變化就會導致左邊的q隨之變化，但上式左邊的q和右邊的q實際上就是同一個信號，如此，是否會導致信號q形成邏輯上的“振盪”，即左邊的q又導致右邊的q變化，右邊的q又導致左邊的q變化，如此循環形成邏輯上的不穩定？我們說這種情況是不會出現的，因爲信號賦值語句所執行的賦值操作並不是立即完成的，而是需要一個延時之後才能完成，而在此延時之後，當賦值完成後，該賦值語句的執行條件：即cp信號的上升沿已過，故該語句不會重複執行。這相當於物理上競爭的概念。同時，變量賦值與信號賦值在這一點上也是存在差別的，即變量賦值是立即完成的。
VHDL語言還能很有效地描述有限狀態機的狀態遷移。有限狀態機（FSM：Finite State Machines）可分爲Moore型和Mealy型兩種，在Moore型狀態機中，狀態遷移只跟狀態機當前的狀態有關，而Mealy型狀態機的狀態同時是當前狀態和系統輸入的函數。關於狀態機的VHDL編程，可參考VHDL的專業書籍。
5、VHDL程序的分層結構：
通常採用分層設計的方法來設計一個完整的VHDL project。在低層設計中，一般採用行爲建模方式，而在高層設計中可採用結構建模的方式來構造高層結構圖。特別是在頂層設計中，一般都採用結構建模。
VHDL的各個元件可放在同一文件中，亦可放在不同文件中。如前所述，當各模塊放在不同文件中而又要相互調用時，文件中應包含語句USE work.ALL。
第三節 常用的接口及總線設計
§3.3.1 接口標準：
常用的接口類型，接物理電氣特性劃分，大致可分爲以下幾類：
TTL電平接口：最通用的接口類型，常用做板內及相連板間接口信號標準。其信號速度一般限制在二、三十兆HZ以內。驅動能力一般爲幾毫安到幾十毫安，產品設計特別是總線設計時必須考慮負載能力。
CMOS電平接口：速度範圍與TTL相仿，驅動能力要弱一些。
EIL電平接口：爲高速電氣接口，速率可達幾百兆，但相應功耗較大，電磁輻射與干擾與較大。
-
RS－232電平接口：爲低速串行通信接口標準，電平爲 12V，用於DTE與DCE之間的連接。
-
差分平衡電平接口：能實現較遠距離，較高速率的傳輸，2MHZ信號在匹配適當地情況下，傳輸距離在15m以上。
-
光隔離接口：能實現電氣隔離，允許信號帶寬一般在10M以內，更高速率的器件價格較昂貴。
-
線圈耦合接口：電氣隔離特性好，但允許信號帶寬有限。
常用的板極接口類型，按接口實現的邏輯形式，主要有以下幾類：
共享內存接口
並行口（PIO）接口
串行口（STI）接口
多總線技術
§3.3.2 串口設計：
異步串口：速度可達幾百Kbps，在速度大於15kbps時，爲可靠傳輸，一般推薦用EIA－402或EIA 485電平接口標準進行傳輸。
同步串口：常用的接口芯片如82525、20320，速率爲2Mbps或4Mpbs。
無論同步或異步，在較高速率傳輸時，除在板內或傳輸線長度較短的板間傳輸時可用TTL電平接口外，一般要求用差分平衡電平接口：EIA422、端到端傳輸
FIA－485：差分總線傳輸、終端可達329。
使用差分平衡電平傳輸時，爲保證傳輸質量，應進行信號匹配，對EIA－422，常用的匹配方法：對於EIA－485差分總線傳輸，需在端點進行匹配：
§3.3.3 並口設計及總線設計：
以AT總線爲例，總線設計的幾個主要注意事項如下：
-
總線驅動能力設計；根據實際應用中可能接入總線的板卡板，應使系統線具有足夠的驅動能力。
-
總線隔離掛接在總線上的各單板應使用總線隔離器件。一方面減輕時總線的負載要求，另一方面對故障進行隔離，另外也確保信號是總線方式而非星形方式傳送。
-
時延考慮：各類總線都有一個速率限制範圍，這就限制了總線的物理尺寸、設計時應考慮這點。另外，在底板尺寸較大時，地址、數據、控制，總線任一槽位的時延確保其時序聯繫正確。
-
防串擾考慮：總線設計時，應儘量避免總線長距離相鄰走線，如PCB板尺寸允許，線線之間應加入保護隔離地線。
§3.3.4 RS－232接口總線
RS－232 總線是採用按位串行的通訊總線，但它並不限制所傳送的數據類型和數據幀長。可用於同步通信也用於異步通訊。
RS－232對其所傳輸的數據格式約定爲：信息起始位、數據塊停止位、奇偶校驗位及若干數據位。
RSS－232爲了增加抗干擾能力，採用負邏輯電路，其邏輯電平範圍如下圖所示：RS－232的接口電氣：微機接口及內部電路是採用TTL和CMOS型電路。這些電路都不能直接與RS－232相連，中間必須要進行電平轉換，常用的轉換芯片有MC1488、MC1489、MAX232等。MC1488、MC1489需接12V的電源，其中MC1488用在通訊設備的發送端，MC1489用在通訊設備的接收端。MAX232是單5V供電。片內集成有升壓電路產生12V的電壓，使用時片外需匹配相應的電容。
RS－232傳輸的速率有300、600、1200、2400、4800、9600等標準的波特率。
RS－232最大傳輸距離是30m，如果要以較高的波特率傳輸較遠的距離，則可選用RS－422，其傳輸距離可達1500m。
§3.3.5 RS－422和RS－423標準接口聯接方法
1、RS－423接口
RS－232應用廣泛，但對於現代通信網絡來說存在以下問題：①數據傳輸速率慢，只有20KB/s；②傳輸距離短，一般只允許20～30m；③抗干擾能力差，爲提高傳輸過程的抗干擾能力，RS－232採用高壓（10V）傳輸數據。即使如此，由於它採用不平衡方式傳輸，即傳輸線中一條爲信號線，另一條爲地線，干擾電平對信號線的影響與較大，影響傳輸的接口的可靠性。因此，爲提高干擾能力和加大傳輸距離，可採用RS－232或RS－422標準接口。
RS－423接口實際上是用雙端差分接收器代替單端接收器，聯接方式如圖1 所示。由於兩條傳輸線是雙曲線，所受的干擾基本相同，對差分接收器的輸入端來說相當於共模信號，不影響其差值，故對接收器無影響。
RS－423規定爲單端輸出線接到接收器的一個輸出端，接收器的另一個輸入端接驅動器的參考電平（地），驅動器與接收器沒有公共地線，即爲雙端非平衡聯接方式。要求邏輯1電平爲-0.2～－6V，邏輯0電平爲+0.2～6V。RS－423與RS－232 兼容，6V信號可作爲RS－232一起工作時，其標準與RS－232一致。
與RS－232相比，RS－423抗干擾能力強，傳輸距離較遠，傳輸速率也較高。傳輸距離爲90m時，最大傳輸速率爲100KB/s，則傳輸長度可達到1200m。
2、RS－422接口
RS－422採用雙端平衡傳輸方式，即輸入輸出均爲差動方式。其中一條線是邏輯1時，另一條線爲邏輯0。由於兩條雙扭線傳送的是一對互補信號，故抗干擾能力強、傳輸速率高。應用RS－422驅動器和接收器時，最大傳輸速率爲10MB/s，這種情況下傳輸長度爲120m。傳輸速率降低時，傳輸距離可達1200m。平衡驅動器的雙端輸出信號差要求在2V以上。RS－422聯接方式如圖 2 所示。
圖 1 RS－423聯接方法 圖 2 RS－422聯接方法
3、RS－423接口電平轉換電路與聯接方法
RS－423接口標準對接口電路的要求是：傳輸速率爲100KB/s，傳輸距離最大12m，接收器爲雙端接收器。高電平必須在＋4～＋6V範圍內，低電平必須在-4～-6V範圍內。圖12－30是使用3691驅動器和26L32接收器時的RS－423接口聯接方法。
4、RS－422接口電平轉換電路與聯接方法
它要求驅動器雙端輸出電平在2V～6V之間，接收器可檢測到的信號爲200mV。RS－422接口電平轉換電路及聯接方法如圖 所示。有些驅動/接收器具有三態控制，用適當的信號控制芯片的三態控制端，就可實現幾個設備在一對接口傳輸線上採用半雙工方式接收和發送數據。
§3.3.6 RS－485標準接口與聯接方法
與RS－422類似，RS－485也是採用平衡驅動、雙端平衡差分輸入方式，技術性能規範與RS－422相同，接口聯接方法與一樣。它與RS－422驅動器具有較強負載能力，接收器的負載較小，允許一個驅動器驅動多個從機輸入上，多個從機的輸出（每個時刻只有一個有效）需聯到主機的輸入端。在這種一個驅動器連到多個連接器的場合，應使用RS－482接口。
常用的RS×485接口發送器爲MC/SN75174、接收器爲MC/SN75175，以及發送驅動器/接收器爲MC75176，它包括一個驅動器和一個接收器。SN75174和SN75175引腳與結構如圖 所示。在應用時如果爲雙機通信，可不使用驅動器/接收器的允許控制端，即把75175的允許端接固定高電平。在多機通信時，從機的驅動器必須加以控制，在收到主機傳送的地址與本機相符時，才允許接通該驅動器。
圖 3 SN75174和SN75175的管腳與內部結構
§3.3.7 20mA電流環路串行接口與聯接方法
20mA電流環路串行接口也是目前串行通信中廣泛使用的接口，但未形成正式標準的接口電路。這種接口比RS－232接口簡單得多，只有4條線，如圖 4所示。正、負發送端和正、負接收端形成一個輸入電流回路和一個輸出電路迴路。當發送數據時，根據數據的邏輯1或0，分別使迴路形成通斷狀態，如圖 4 中的開關所示。
20mA電流環路是異步串行接口，每次發送數據時必須以無電流的起始位作爲每一個字符的起始位，接收端檢測到起始位時便接收一個字符數據。這種接口方法的最大優點是低阻傳輸線對噪聲不敏感，並且容易實現光電隔離。
20mA電流環路串行接口採用信號電流傳輸，接口電路的聯接方法如圖 所示。圖中先將TTL電路轉換成電流信號，傳輸後經光耦合器再轉換成TTL 電平信號。這是一個對地隔離的電流環路傳送和接收電路。
第四節 單板硬件設計指南
§3.4.1 電源濾波：
1·輸入側電源的濾波：
對於單板的電源輸入側，出於上電特性及熱插拔的需要，需要加П型濾波電路，基本的電路形式爲圖1所示。
圖1
其中，C1爲輸入側的輸入電容，L爲輸入電感，C2爲П型濾波電路的輸出側電容；C1的主要目的是爲了限制上電瞬間的電壓上升率，並濾除輸入側電路由電源引入的紋波，因此，C1一般是由直流電容及交流電容組成的並聯電容組，其中直流電容的主要作用是去除電容中的紋波，而交流電容的主要作用是爲了去耦。
從參數及器件選擇上，輸入側一般選取鉭電容，去耦電容的值爲
0.01uf ~1uf之間，針式或貼片均可，但從生產工藝的角度，則以選取貼片爲佳，推薦的參數爲直流電容10uf，交流電容0.1uf。
電感的作用爲抑制電流變化率，電感越大，抑制效果越好，但同時電感太大時的上電特性不好，上電及下電時，電感兩端會產生反電勢，這樣會對後面的負載產生影響，故參數不宜過大，因而推薦的參數爲10uH。
輸出側的電容不僅要完成去耦及濾紋波的作用，而且還須維持濾波後電平不受電感反電勢的影響，兼顧考慮板內負載大小及板內其他去耦電容的數量，推薦參數爲直流電容10uf，交流電容0.01~1uf。
2·IC的電源去耦：
經過П型濾波電路的瞬態電壓特性會有較大改善，但由於負載及非線形器件的影響，使得電源紋波不可能完全被消除，且分佈特性對於電源的特性影響較大，因此，在器件兩端應加去耦電容，以改善板內IC側的電源特性。
器件選擇同1所述，推薦的參數爲直流電容10uf，交流電容推薦0.01~1uf。
§3.4.2 帶電插拔座：
帶電插拔座的特性是先使地線連接，然後電源部分再上電，這樣使得熱插拔的上電過程有序，避免了電源上電不均衡所帶來的衝擊。
而在系統調試中，一些單板的熱插拔成爲了一種經常且必要的行爲，而熱插拔所帶來的電流及電壓衝擊是極其巨大的，這時對單板的損傷是由電流及電壓變化率過快所造成的，而對系統的衝擊是由負載的突變造成的，因此，遏制電流、電壓變化率，減輕負載突變是熱插拔的先決條件，但單靠П型濾波電路是不夠的，這樣需要有熱插拔的單板必須加帶電插拔座。
§3.4.3 上下拉電阻：
1·上拉電阻的選取原則：
A·提高灌電流的能力：
單板內部的器件功耗及驅動能力各不相同，這樣在器件連接時的灌電流能力不盡相同，連接上會有驅動問題，此時需要加上拉電阻。
B·電平兼容：
板內或板間器件選取各不相同，信號電平特性各不相同，出於兼容性的考慮，須加上拉電阻以保證兼容性。
C·電平穩態的特性：
個別器件在上電時要求某些管腳的初始電平固定爲高，此時必
須加上拉電阻以保證器件能夠正常的工作。
D·器件及參數選取：
對於A，B，一般的上拉電阻選取2K~1M歐姆，視負載情況
而定，重負載時電阻應選取靠近下限，輕負載時選取上限，這裏的
負載以器件功耗指標來確定；對於上述C的情況，則以該種器件的
數據特性來決定。器件一般以金屬膜的電阻或阻排爲準。
2·下拉電阻的選取原則：
A·電平兼容：
板內或板間器件選取各不相同，信號電平特性各不相同，出於兼容性的考慮，須加下拉電阻以保證兼容性。
B·端接：
板內或板間的信號頻率較高或信號上升沿較陡時，需要加端接
電阻下拉到地，一般此時經常性的會再串入一個適當的電容。
C·電平穩態特性：
個別器件在上電時要求某些管腳的初試電平固定爲低，此時必
須加下拉電阻以保證器件能夠正常的工作。
D·器件及參數選取：
對於A，下拉電阻一般選取1K~100K歐姆，視負載電平情況
而定，CMOS電平的負載，電阻應選取下限，TTL電平時選取上
限，這裏的電平以負載指標來確定；對於上述B的情況，一般選取
75~150歐姆的電阻；對於上述C的情況，則以該種器件的數據特
性來決定；器件一般以金屬膜的電阻或阻排爲準。
§3.4.4 ID的標準電路
ID即爲單板的板位信號，一般用來作郵箱地址譯碼選擇，ID信號在母板上接VCC或GND，所以在單板上需作處理，典型電路如下：
§3.4.5 高速時鐘線設計
在PCB佈線中對高速時鐘信號線，應少打過孔，減少線徑變化層次，維持線寬一致性，不用T型接頭分支，增加時鐘線與其它線的間距，減少平行走線，條件允許的情況下，在時鐘線兩側加上地線隔離。另外可採用終端匹配技術消除反射。
（1）始端串阻
在驅動端，加一個小阻值串阻，反射將發生在負載端，目的是確保反射波不會從源端再反射回來。串阻的值須滿足下列等式：
Rs≥ZT--Tout
Rs－－串阻 ZT－線的特性阻抗 Rout－源端輸出阻抗
串阻方式對每根時鐘線只需一個電阻，幾乎沒有直流功耗，而且電阻還起着限流作用，減小地線反衝。但是反射仍然有可能發生，沿線也將存在中間電壓，因此，這種方式不適合分佈式負載。另外，高的電阻值還會減少時鐘波形的幅度和增加上升時間（在驅動端的接口芯片應爲74AC16244系列芯片）。
（2）終端並聯AC方式
在負載端並聯一個RC，電容值的選取一定要非常小心，它的值必須大得能夠吸收傳輸波的能量，但又一定要小得不會損害信號的上升時間，通常用小於50PF的電容。電阻值RL大約等於ZT（幾十歐姆左右）。
並接RL方式對時鐘線來說很少採用，對信號的上升時間損害較大，但它沒有DC功耗，能夠消除長線的反射。
總的來說，終端匹配技術，常用來防止電壓反射，減小上衝和下衝，防止時鐘錯誤和損害片子。對一個系統來說，可選的終端匹配技術有很多，但要確保終端元件儘量靠近源端（串阻）或靠近負載端（並接RC），這樣可以減小誘導電感，使匹配有效。
§3.4.6 接口驅動及支持芯片
這裏所說的接口主要是指總線（地址總線，數據總線等），從驅動能力和速度上綜合考慮，對地址總線、控制總線和時鐘信號等統一採用TI公司的74AC16244；對雙向的數據總線採用TI公司的74AC16245。
禁止選用74FCT16244或74FCT16245系列芯片。
§3.4.7 復位電路
復位電路採用AD公司的復位電路芯片ADM708，常用電路如下：
圖一 常用的復位電路
/MR爲復位信號輸入端，低電平有效。它可以直接和手動復位開關相連，也可以接由邏輯電路產生的軟復位信號，或二者的組合。
§3.4.8 Watchdog電路
根據清除Watchdog方法的不同，常用到兩種Watchdog電路。
1)利用並行口某一位對Watchdog進行清除，電路原理如下：
圖二 Watchdog電路一
這種電路的特點是對Watchdog不能進行開、關，CTL腳爲高或爲低電平超過一定時間就會引起Watchdog觸發，避免了因CPU死機Watchdog造成被長期清除的現象。
2)Watchdog佔用CPU的地址空間，電路原理如下：
圖三 Watchdog電路二
這種電路的特點是對Watchdog可以靈活地進行開、關。並且只要Watchdog打開，如果沒有定時清Watchdog，就一定會造成Watchdog觸發，不會出現Watchdog無法觸發的現象。
§3.4.9 單板調試端口設計及常用儀器
- 常用的單板調試端口：
A、異步串口：通過RS232口和PC機相連，利用軟件debug進行調試；
B、80口：實際是ISA總線的擴展板，板上有LED(佔用CPU I/O地址80H)，
可將簡單調試信息顯示出來。 - 常用儀器：
A、 仿真器：8031仿真器，80186/188仿真器，80386EX仿真器，68360
仿真器。
B、 調試儀器：邏輯分析儀、示波器、萬用表、波形涵數發生器、協議分析
儀。
第五節 邏輯電平設計與轉換
§3.5.1 TTL、ECL、PECL、CMOS標準
隨着電路工藝和製造技術的不斷改進，單板集成電路的集成度將越來越高，功能將更趨完善，這是集成電路工業發展的必然趨勢。
爲幫助設計人員對各種設計應用選擇最佳的邏輯系列，本章將提供三種主要邏輯系列的特性以及有關的資料。同時，闡述設計數字電路的步驟和有關問題。
一 邏輯系列的類型
集成電路工藝雖有多種，但佔據主導地位的是TTL邏輯（晶體管－晶體管邏輯）、CMOS邏輯（互補金屬氧化物半導體邏輯）、和ECL邏輯（發射極耦合）。
1 TTL工藝
由於TTL集成電路妥善地處理了速度與功耗之間的矛盾，所以自從1964年德克薩斯儀器公司投產以來，已得到了廣泛的認可，併成爲最流行的集成電路系列。
除了標準的TTL系列之外，整個系列還包括低功耗TTL、高速TTL、高速肖特基TTL（S－TTL）、低功耗肖特基TTL（LS－TTL）、改進的肖特基TTL（AS－TTL），和改進的低功耗肖特基TTL（ALS－TTL）。全部TTL系列採用相同的基本電路結構，因此，它們之間是兼容的。
每個子系列均體現了速度與功耗之間的綜合平衡。由於速度與功耗的乘積近似爲一個常數，因此爲了提高速度必須增加功耗，反之亦然。這是因爲要達到較高的速度和較低的傳輸延遲，必須降低電路的電阻值。而電阻值的降低，意味着功耗的增加。
只有改善速度－功耗曲線才能進一步提高性能，這就要求改進電路的設計。採用肖特基箝位二極管，基本上阻止了電路中晶體三極管進入飽和狀態，可降低晶體管的存貯時間。這樣，雖提高了速度，卻沒有增加功耗，因此，肖特基系列具有更吸引人的性能。
TTL系列的工作範圍有兩種，如下表所示：
系列 溫度範圍 電源範圍
軍用 54XX -55~+125℃ +4.5V DC~~+5.5V DC
工業用 74XX 0~+70℃ +4.75V DC~5.25V DC
2 CMOS工藝
互補對稱金屬氧化物半導體邏輯（CMOS邏輯）很受設計人員的歡迎，這是因爲它的功耗低，且能在寬的電源電壓範圍內可靠地工作。一個CMOS器件是由兩種金屬－氧化物半導體（MOS）門製成的。一個是N溝道門，另一個是P溝道門。兩個門的連接方法給出了該器件的命名（互補－對稱金屬－氧化物半導體）。
CMOS門無論在1狀態或在0狀態，均沒有電流通過它，這是其獨特的性質。因此，CMOS門只有在狀態轉換過程之中，電源纔會消耗。可見，其功耗與門的轉換頻率成正比。
CMOS系列爲其特有的低功耗所付出的代價，是較低的工作速度。正像全部MOS集成電路一樣，早期的CMOS最高工作頻率爲7MHz，即僅適合中低速應用。現在已有74HC高速CMOS系列，其工作速度與TTL系列相當，因此目前使用範圍也十分廣闊。
CMOS邏輯一般的工作範圍也有兩種。以RCA DC4000A系列爲例，兩種範圍如下表所示：
溫度範圍 電源範圍
陶瓷封裝
塑料封裝 -55~+125℃
40~+85℃ +3V DC~+12V DC
+3V DC~+12V DC
3 ECL工藝
發射極耦合邏輯（ECL）以其高的工作速度爲人們所熟知。ECL屬於非飽和型數字邏輯，從而消除了晶體管飽和時間，即消除了限制速度的主要障礙。因此，在三種邏輯系列中，ECL功耗最高，應用最少。
ECL利用一對輸入晶體管：一個在導電狀態，另一個在截止狀態。由公共發射極電阻止施加的信號完成導電狀態的轉換。發射極耦合邏輯正由此而得名。
MECL I是由莫託洛拉公司於1962年投產的第一種單片數字集成電 路，那時認爲MECL I是超過當時工藝水平的，沒有另外的邏輯形式能達到MECL I的性能。因此，一些高性能系統均採用MECL I邏輯系列。
二十年之後，肖特基TTL工藝已縮短了性能的差距。莫託洛拉公司也在ECL邏輯系列中增加了MECL II，MECL II和MECL10000幾個品種。後來投產的系列，在性能上和使用方面均較先前的有所改進。MECL II系列典型的傳輸延遲爲1ns，觸發器的最高觸發頻率爲500Mhz。
ECL的工作範圍有三種，如下表所示：
系列 溫度範圍 電源電壓範圍
- MC10500
MC10600
MCM10500
MC1648M
MC12500 - MC10100
MC10200
MC1600
MC1200 - MC10100
MC1697A
MC12000 -55~+125℃
-30~+35℃
0~+75℃ VEE=-5.2V±0.010V
VEE=-5.2V±0.010V
VEE=-5.2V±0.010V
設計者根據設計系統的邏輯要求，除了合理地選擇相應的系列電路和品種外，還必須通過器件－插件板（印製電路板）－底板（也可以是印製底板）－機櫃等四組裝才能構成一個完整的數字系統。因此在用TTL電路進行系統設計時，除了必須瞭解TTL電路的基本功能和特性外，還必須熟悉工程的實施方法。
二 TTL集成電路的工程設計
本節闡述設計人員在設計TTL電路時需考慮的各種要求。
1、電路的極限參數和規範參數
極限參數是保證集成電路能可靠工作的權限值。爲了防止電路損壞，電路的工作條件不應超過所規定的極限範圍。規範參數是保證集成電路能夠正常工作的參數，所以電路必須嚴格按器件參數規範值進行測試和使用。
目前，國內外推出的各種產品其種類，特性參數，即使是同一種功能的TTL器件其工作特性也不完全相同，因此在選用一種新器件以前，一定要仔細閱讀廠家提供的參數。
2、電源和地
對電源的紋波和穩定度的要求：
I類、III類 ≤±5％(±250mV)
III類 ≤±10％(±500mV)
同時根據不同系列電路的速度指標和電流變化率的差異還必須加接旁路濾波電容。其容量通常爲0.01μF~0.1μF。
低頻濾波電容器應連接在印製電路板兩邊電源線入口處，通常用兩個20μF~50μF的鉭電容或電解電容。
3、電路的工作環境
國產各系列TTL電路的適用環境溫度可分爲下述三類：
I類 -55℃~+125℃
II類 -40℃~+85℃
III類 -10℃~+70℃
在此工作溫度範圍內，電路的功能和參數應完全符合產品規定的要求。
4、電路外引線端的連接
（1）在使用TTL電路時，不能將電源Vcc和地線顛倒錯接，否則將引起很大的電流而造成電路失效。
（2）電路的各輸入端不能直接與高於+5.5V和低於-0.5V的低內阻電源連接。因爲低內阻電源能提供較大電流，會由於過流而燒壞電路。
（3）不允許將電路的輸出端與低內阻電源直接相連接，但可以通過電阻相連以提高輸出高電平。當使用集電極開路輸出電路時，必須通過計算選用阻值合適的外接電阻。
（4）具有圖騰柱或達林頓輸出結構的TTL電路不允許並聯使用。只有三態或集電極開路輸出結構的電路可以並聯使用。當若干個三態邏輯門並聯使用時只允許其中一個門處於使能狀態（“0”態或“1”態），其它所有門應處於高阻態。當將集電極開路門輸出端並聯使用時，只允許其中一個門處於低電平輸出狀態，其它門則應處於高電平輸出狀態，否則將會出現邏輯錯誤。
（5）當將一些集電極開路門路的輸出端並聯而使電路具有“線與”功能時，通常應在其公共端出端加接一個上拉負載電阻RL到Vcc端。
（6）集電極開路輸出門電路中輸出管的擊穿電壓一般在10V以上，有的可達20V。只要在輸出管所允許的驅動能力和擊穿電壓範圍內就可任意選用工作電壓值，用作電平轉換接口，指示燈驅動等。
5、對輸入信號邊沿的要求
驅動TTL電路的輸入信號必須具有較快的轉換時間。當輸入信號上升或下降時間大於1μS時，有可能在輸出端出現信號振盪。這種振盪信號送入觸發器或單穩態觸發器中就可能引起邏輯錯誤。
一般組合電路的輸入信號上升或下降沿變化速率應小於100ns/V，時序電路輸入信號上升或下降沿變化速度應小於50ns/V。施密特觸發器把緩慢變化的信號邊沿變成陡變的邊沿。對於慢邊沿輸入信號，必須加整形器。
6 TTL 門、擴展器和觸發器的使用要求
（1）、輸出端的連接
TTL電路的輸出端不允許與電源短路，但允許瞬間接地。當一個管殼內封裝有若干個單元電路時，不允許其中的幾個單元電咱的輸出端同時瞬間接地。
（2）、不使用的輸入端的處理方法
A·若電源電壓不超過5.5V，與門電路的使用端入端和觸發器不使用的置位、復位端可直接連到電源Vcc上；也可將不用的輸入端分別通過一個大於或等於1kΩ的電阻連到Vcc上；或把幾個不使用輸入端通過一個公共電阻連到電源Vcc上；也可以把同一塊電路的不使用的輸入端並聯到該電路的一個已被使用的輸入端上。
B·如果前級驅動器具有足夠的驅動能力，可將與或非門的不使用的與輸入端直接連到與或非門的已使用的某一個輸入端上，但也可把不使用的或輸入端接地。
C·爲了達到最低功耗，可將不使用的與非門和或非門等器件的所有輸入端接地，同時也可將它的輸出高電平連到不使用的與輸入端上。
D·不使用的輸入端可以懸空但決不允許帶開路長線，以免產生“低頻效應”，造成單拍工作失常。
（3）擴展器、觸發器輸入端的連接
帶擴展的門應儘量與其所帶的擴展器靠近，使其連線最短，以避免增加擴展器連線的分佈電容。一個或擴展門最多可帶兩個或擴展器，而且每帶一個或擴展器級延遲將增加40％左右。
不應將觸發器的不使用輸入端懸空。觸發器的輸入端連接線應儘量短。當用若干觸發器構成時序電路時，由於時鐘信號沿傳輸線傳送時存在着時間偏差，到達或進入觸發器的時鐘信號將產生時鐘偏移tskew。應使tskcw儘可能小。
（4）、觸發器對輸出負載和信號源的要求
A 應正確區分鎖存觸發器，D型觸發器和J－K觸發器對電位輸入和時鐘信號的要求，即電位輸入信號（數據）與時鐘信號的時間關係必須滿足推薦使用條件中的建立時間tset和保持時間th的要求。
B 一般不允許觸發器的輸出直接驅動各種指示燈、長傳輸線和電感負載，否則必須附加緩衝門。
三 CMOS電路的工程設計
CMOS IC是壓敏器件，其輸入阻抗很高，用CMOS IC直接帶動CMOS IC時，其直流負載是很輕的。主要考慮電平匹配就可以。
1、對總線終端的驅動
高速CMOS系統中，以CMOS IC驅動總線是很常見的事。工作時不能讓總線浮空，而是通過上拉或下拉把總線接到Vcc或Vss上。爲了提高工作速度，根據一般充電慢於放電的特點，在實際中大多數採用常態時將總線上拉爲高電平的方法。加入上拉或下拉電阻後，可以大大減少總線受噪聲的干擾，使總線工作在所有三態總線驅動器全部處在三態時，也不會被懸浮起來的狀態。
在總線設計中，終端電阻阻的選擇，往往要考慮速度和或功耗的折衷。總線的工作速度是與總線相關寄生電容和終端電阻形成的RC時間常數的函數，終端電阻越低，總線工作速度越快，總線功耗也越大。Motorola建議用戶在使用HCMOS IC系列電路時，選取總線終端電阻的阻值可在1kΩ-1MΩ之間。
當數據長距離傳送時，數據的通過的導線可以看作是長線。當然，線距離的長短，應當是相對於數據傳輸率而言的。高速工作的總線、PCB板上的長線、同軸線和帶狀電纜都可視爲長線。所有的長線都可以接成低阻抗終端。低阻終端有利於減少噪聲，減少瞬時擾動，減少過沖和串擾，低阻終端還可更快地將傳至接收終端，然而卻加大了功耗。所以長線終端阻值的選定，仍舊是功耗、數率速度及傳輸線長度諸因素之間的折衷。
當然可以使用更高的電阻阻值，但卻減慢了速度且可能使信號退化，然而可以降低功耗。
雖然所有的導線都具有傳線特性，但並不是對每一根導線都要考慮它的傳輸線效應。一般認爲，只有在驅動器輸出波形上升時間和下降時間等於或小於長線（即傳輸）延時的3倍時，才需要考慮傳線效應，這種終端的功耗比較大，往往超過邏輯元件本身的功耗，因此在高速CMOS IC系統中，一般不提倡使用它。
四 ECL電路的工程設計
ECL電路（即發射極耦合邏輯電路）是一種非飽和型的數字邏輯電路。與DTL、TTL、S－TTL等邏輯電路不同，ECL電路內部的晶體管工作在線性區或截止區，從根本上消除了限制速度提高的少數載流子的“存儲時間”。因此，它是現有各種邏輯電路中速度最快的一種電路形式，也是目前唯一能夠提供亞毫微秒開關時間的實用電路。
1、基本門電路的結構
典型的ECL基本門電路的結構由三部分組成：差分放大器輸入電路：溫度－電壓補償（跟蹤）偏壓網絡（參考源）和射極跟隨器輸出電路。
ECL電路一般能用於驅動傳輸線，因此通常設計成射極開路輸出的形式。此時，傳輸線的終端匹配電阻RL即爲輸出負載。
2 ECL電路的特點及應用範圍
ECL電路是根據高速噪聲數字的應用要求設計的，它具有以下獨特的優點：
（1）、速度快
速度快是高速數字系統線咱設計者廣泛採用ECL電路的一個重要原因。ECL基本門電路的典型傳輸延遲時間已達到亞毫微秒量級，其觸發器、計數器的工作頻率也在1GHz範圍。因此，一個ECL系統與等效的TTL系統相比，其工作速度至少可以快一倍以上。
（2）、邏輯功能強
ECL電路能同時提供互補邏輯輸出，這樣不僅可以節省系統所用的組件數，減小系統功耗，而且由於互補輸出具有相同的傳輸延遲時間，因此可以消除一般邏輯電路中爲產生互補邏輯功能而設置反相器所增加的時間延遲，進而提高了系統的速度。
（3）、扇出能力高
輸入阻抗高（通常約10KΩ），輸出阻抗低（約7Ω）是ECL電路的性能特點之一，這種特點允許電路有高的扇出能力以CE10K。
（4）、噪聲低
系統噪聲的大小直接與噪聲源的能量、邏輯的消噪性能和互連線的阻抗等有關。就噪聲的產生來說，ECL電路的內部噪聲較小。
（5）、便於數據傳輸
ECL電路具有互補、大電流驅動能力輸出特別適合於以差分方式驅動和接收雙絞線或其它平衡線上的信號。ECL電路的差爭線接收器具有1V或者更大的共態噪聲抑制能力。這是因爲差分工作時，耦合到雙絞線上的任何噪聲一般是等同地出現在該雙絞線的每股線上（共態），即串擾是等同地被線拾取，而接收器只響應兩條線上的電壓差，所以可雙大大抑制引線串擾的影響，從而易於實現遠距離的數據傳輸。驅動同軸電纜時，其距離只受電纜頻帶寬度的限制，而且可以改善系統的性能，驅動雙絞線的長度可以在300m(約1000ft)以上，並且較同軸電纜經濟。
除了上面介紹的主要特點以外，ECL電路的結構還提供了其它若干有益的特性，它們是：
（1）可以簡化電源。ECL電咱對電源電壓的同步變化是不太敏感的，因此可以在某些應用中相對地放鬆對電源波紋、偏差和分配的要求。有時允許ECL電路的電源電壓範圍可寬至±10％。由於ECL電路工作時電源電流基本上恆定（不隨邏輯狀態變化而變化，也不隨工作頻率增加而增加），因此可以考慮放寬對電源內阻的要求。加上參考電源是設計在電路內部，因此整個電路可以由單一電源供電。所有這些，使電源系統設計簡單、成本降低。
（2）邏輯功能變化範圍寬，適應性強。ECL電路的差分放大器設計允許它作線性方面的應用。ECL線接收器可以用施密觸發器和線性放大器用。由於這一應用靈活性，許多功能可以用標準的ECL電路來完成。
（3）由頻率提高引起的附加功耗小。開關工作時因對寄生電容充放電而要消耗一定的能量，對於有電源電流尖峯的邏輯電路來說消耗的能量更大。由於每次充放電都要消耗能量，所以TTL電路的功耗在高頻範圍隨開關頻率提高而顯著增加。由於存儲在雜散電容中的能量與電壓平方成正比，而ECL電路的信號擺幅又比TTL電路小3～4倍，所以它因雜散電容引起的附加功耗要較TTL電路小一個數量級。特別是，它沒有電源電流尖峯引起的附加功耗。，ECL電路的功耗基本上不隨頻率而變化，關於這一點在高頻領域是甚爲重要的。
（4）便於實現各種規模的集成。
當然，ECL電路並不是完美無缺的，它的主要缺點是直流功耗大。從某種意義上來說，ECL電路開關速度的提高是以犧牲功耗換取的。
2、應用範圍
ECL電路在高速信息系統中有着廣泛的應用，主要包括：
（1）大型高速電子計算機；（2）高速計數器、緩衝存儲器；（3）高速模擬/數字轉換系統；（4）數字通信系統；（5）航天和通信衛星系統、雷達系統；（6）頻率合成器；（7）高速數字儀器和儀表；（8）微波測量系統；（9）數據傳輸、情報處理系統。
五 PECL電路
PECL電路是單正電源供電的ECL電路，其特點同ECL電路，由於其單正電源供電，簡化了整個系統的電源設計。目前在高速光模塊電路中，使用十分廣泛。
六 傳輸線電路
線電路是指在一個系統內部或在幾個系統之間和總線相接的、用於數字通信的專用集成電路。它是向傳輸線發送或從傳輸線接收信號的電路。
當系統互連線的距離增加和信號傳送頻率提高時，信號在傳輸線上的反射、串擾、衰減以及共地噪音等問題對信號傳輸的可靠性的影響就不能忽略。
1、信號在傳輸線上的傳輸
（1）、傳輸線的概念及長線和短線的區分
傳輸線是具有分佈參數的傳輸信號的長線，其特性阻抗Zo和信號在線上的傳輸速度由傳輸線單位長度的分佈參數決定。
長線和短線和概念是相對於信號本身來說的。當信號沿線傳播的延遲時間比信號的變化時間（例如信號的上升時間tr或下降時間tf）短得多時，信號在線上的任何反射僅反映在信號的邊沿上，這樣的線就稱爲短線。當信號沿線傳播的延遲時間與信號變化時可以相比擬時，就必須考慮信號傳播的延遲時間。此時，由於長線不均勻或負載不匹配而產生的信號反射將在線上出現“振鈴”，這種較長的傳輸線就叫做長線。所以長線和短線的概念是相對的。
在數字信號傳輸領域中，常採用下述定義：線的傳輸延遲時間（tpd）大於驅動電路信號上升時間（tr）的一半，即大於(tr/2)的線稱爲長線，反之就是短線。例如，對於ECL和STTL電路來說，幾十釐米長的線就算是長線，而對中速CMOS邏輯電路來說，則要幾米長的線纔算是長線。
（2）、傳輸線的反射和“振鈴”
信號在傳輸線上傳輸時，若遇到阻抗不連續的情況，則將出現反射現象。
反射波將按正負反射係數在線上來回傳輸，形成所謂“振鈴”現象。這往往會增加系統的噪音干擾，通常應採用匹配的方法來消除或抑制反射及“振鈴”現象。
（3）、線間串擾
串擾是指一條線上的信號通過互感和互容在被幹擾的線上產生不希望的耦合信號。
串擾分爲電感性成和電容性成兩種（參看圖4-2）。電感性串擾正比於信號線上電流變化率；電容性串擾正比於線上信號電壓的變化率。
串擾是系統是噪音的一個主要來源，系統設計者必須仔細加以考慮。
串擾還分近端（異向）串擾和遠端（同向）串擾兩種。近端串擾是電容串擾和電感串擾之和；遠端串擾是電感串擾和電容串擾之差。在TTL系統中，雙絞線間的近端串擾幅度可達0.8V左右。應該儘量避免產生近端串擾，將平行傳輸信號的發送線和接收線分開，或在要求嚴格的場合，應採用如同軸電纜等屏蔽優良的線。
（4）、共式噪音
一個良好的系統必須有一個很好的地系統和電源系統，否則通過系統共公的阻抗（電阻R和電抗jωL）將產生較大的共式噪音而使系統發生故障。
爲了減少在傳輸信號時長經下線電流對電源和地的擾動，驅動器和接收器的接地端應該直接與電纜的地線相連，同時它們的電源和地之間要加去耦電容，這樣就保證了信號傳輸時，線電流回路不對其它電路產生共式干擾。
上面討論的是系統內部噪音。若走線很長，外部的噪音就成爲一個重要因素。隨着地線長度的增加，獲得一個良好的地線就更加重要，但也更加困難。同時當迴路的幾何尺寸很大時，它相當於一個良好的天線，接收外部電磁場的干擾。爲了避免形成迴路，信號地線系統必須和安全地線分開，最後只通過一點接大地。
在噪音環境惡劣或對噪音要求嚴格的場合，信號的驅動和接收都必須採用差分平衡方式，通過抑制共式干擾（串擾也是共式干擾），而實現可靠的傳輸。
七 邏輯系列的特性TTL，CMOS， ECL及設計選擇
選擇最佳邏輯系列是所有數字系統設計的關鍵一步。有的設計要求高速操作，有的需要較低的功耗，還有的可能要求較低的成本。
1、電壓傳輸特性
各邏輯系列的典型電壓傳輸特性如圖1.2所示。這些曲線含有電路設計人員感興趣的某些信息，例如，輸出導電，截止電壓，以及直流噪聲容限，均爲輸入導電、截止電壓的函數。除此之外，這些曲線還表明了以下四點：
1、作爲電源電壓的函數，傳輸特性隨電源電壓的改變而改變。
2、作爲溫度的函數，傳輸特性隨溫度的改變而改變。
3、轉換時的功率（設在同一圖上描繪出電源電流曲線）。
4、滯後特性（對施密特觸發器有用）。
(a)TTL；(b)肖特基TTL；©CMOS；(d)ECL
圖 電壓傳輸特性
2、速度或傳輸延遲
當設計一個系統時，邏輯系列可能的運行速度是需要考慮的重要因素。速度一般通過“傳輸延遲”予以說明，而傳輸延遲則定義爲信號通過器件傳輸的所需要的時間。
應注意，需說明兩個延遲時間。一個是tplh，它定義了輸出從低狀態改變到高狀態的傳輸延遲。而另一個是tphl，它定義了輸出從高狀態改變到低狀態的傳輸延遲。通過一個電路的總傳輸延遲等於該電路中每個器件單個傳輸延遲之和。因此，正確地確定各器件的狀態轉換是十分重要的。
工廠用另外一種方法說明器件的速度，常叫做“觸發頻率”，像觸發器這樣的器件，轉換到另外一種狀態的最高頻率，便是極大觸發頻率。若轉換速率快於極大觸發頻率，將產生不確定的輸出狀態，自然這是必須避免的。
3、功耗
必須嚴格限定電源電流值時，或者當電路的熱耗成爲必須滿足的關鍵條件時，功耗便特別重要。
電源電壓和電源供給電路的平均電流的乘積定義爲功耗。一般來說，功耗是針對電源對每個門的耗散定義的。爲了估算總功耗，必須將單個門的耗乘上系統或電路中的等效門的個數。
對TTL而言，直至5MHz之前每個門的功耗幾乎是不變的，然後隨着頻率尖銳地增長。而CMOS邏輯系列的每個門的功耗隨着頻率線性變化。
5、抗擾度
沒有一個邏輯系統是絕對完善的。噪聲是影響系統正常工作的客觀現實，因此，設計人員必須認真地予以處理。顯然，噪聲可能產生不應有的邏輯狀態，並會引起錯誤的系統操作。消除有害的噪聲可從兩方面着手處理。一個方法是努力降低噪聲源，傳輸線技術、去耦、屏蔽是用於降低噪聲源的幾種可供採用的方案；第二個方法是努力使噪聲接收端不易受噪聲源的。邏輯系列的抗擾度體現了在噪聲的環境下正常操作的能力。通常，緩慢的邏輯系列對噪聲不敏感，這是因爲它們對噪聲尖峯響應緩慢。
6、負載加載
設計任何一個系統，均必須將一些邏輯組件相互連接起來，以實現某種邏輯功能，即必定碰到邏輯門的加載問題。將一個邏輯器件可能驅動的邏輯器件的數目定義爲負載能力。它可以通過“扇出”和“扇入”兩個參數很好地予以說明。“扇出”是邏輯器件驅動能力的量度。“扇入”是邏輯器件所呈現的輸入加載的量度。扇入係數Ni是TTL門電路輸入端的數目，在製造時確定，一般Ni≤8。
表1.2比較了各邏輯系列的負載特性。
表1.2 邏輯系列的負載特性
驅動級 接收端
TTL S-TTL LS-TTL AS-TTL ALS-TTL CMOS(5V) ECL
TTL
S-TTL
LS-TTL
AS-TTL
ALS-TTL
CMOS
ECL 10
12
5
12
5
0
** 8
10
4
10
10
0
** 40
50
20
50
20
1
** 8
10
4
10
4
0
** 40
50
20
50
20
1
** *>100
*>100
*>100
*>100
*>100
100
**
**
**
**
**
△
* 設採用了上拉電阻R
** 因邏輯電平的差異，不能直接兼容，需採用電平移位器才能互相連接。
△ 參考工廠的器件手冊
§3.5.2 TTL、ECL、MOS互連與電平轉換
一、TTL集成電路與CMOS集成電路的連接
一般CMOS電路既不能提供出大電流也不允許灌入大電流。因此兩者之間的連接主要是電平轉換，和驅動能力的問題。
通常在靠近TTL端，接一上拉電阻，具體接口參數與具體的芯片有關，要保證可靠的工作，一定要根據芯片的參數進行計算選型。
二·TTL集成電路與ECL電路的接口
用ECL電路驅動TTL電路時，其間的連接稍許複雜，分別爲TTL至ECL和ECL至TTL的專用電平轉換接口電路，可達到高速轉換的要求。如XEL22，XEL23等芯片。
三· CMOS電路與ECL轉換
由於CMOS電路通常驅動能力較弱，必須先進行TTL轉換後再驅動ECL轉換芯片，反之亦然。
在三種邏輯電平進行轉換時，主要考慮以下幾點：
1· 電平關係，必須保證在各自的電平範圍內工作，否則，不能滿足正常邏輯功能，嚴重時會燒燬芯片。
2·驅動能力，必須根據器件的特性參數仔細考慮，計算和試驗，否則很可能造成隱患，在電源波動，受到干擾時系統就會崩潰。
3·時延特性，在高速信號進行邏輯電平轉換時，會帶來較大的延時，設計時一定要充分考慮其容限。
4·選用電平轉換邏輯芯片時應慎重考慮，反覆對比。通常邏輯電平轉換芯片爲通用轉換芯片，可靠性高，設計方便，簡化了電路，但對於具體的設計電路一定要考慮以上三種情況，合理選用。
第六節 母板設計指南
母板爲安裝在模塊插框背面的印製板，它通過板內的聯接器使得每個電路板相互聯接，單板間信號的傳送，電源的供給，均由母板上印製線來實現，避免了電路板間的電纜纏接，從而使整個系統具有很高的可靠性與易維護性，也保證整機背面連線的條理性。CC08機機所需要的母板的共同特點是面積大，走線長，插座多，傳輸信號速度快，常常需用多層印製板來實現，其設計必須按高速傳輸線理論及電磁干擾理論來設計。
§3.6.1 公司常用母板簡介
CC08機交換機的母板主要有主控框母板、用戶框母板、中繼框母板和時鐘框母板四種類型，它們都是爲了單板的連接、信號的傳送而設計的，由於功能不一，其特點不盡相同。
1、主控框母板
主控框母板是爲連接、MPU、控制板、通信板、網板、信令板而設計的PCB板，根據用途不同它分爲模塊主控框母板（如A型機、C型機模塊、B型機）和AM/CM控制框母板（如8模塊AM/CM、16模塊AM/CM、32模塊AM/CM、128模塊AM/CM）兩大類。圖1爲B型機主控框母板示意圖，它的面積爲兩個機框的尺寸，圖2爲32模塊主控（通信）框母板示意圖，它面積爲一個機框尺寸，它們的共同特點是面積大，插板多且種類複雜，板內信號速度高，各種總線很多並形成大量的平行線，線間距較小，常常用6層PCB板完成。合理的佈局走線，正確的信號匹配是滿足整個系統工作穩定的關鍵。
圖1 B型機主控母板示意圖
圖2 32模塊主控（通信）母板示意圖
2、時鐘框母板
時鐘板（CK2,CK3），通過時鐘母板與其它框相連，爲整個交換機系統提供各類時鐘信號。該板上提供較多的同軸插座和背板配線座，以滿足對時鐘的平衡或不平衡傳輸的要求，由於對時鐘的抖動要求較高，故母板設計時，應考慮減少線間耦合及變化負載的匹配，並注意同類時鐘走線的一致性。如圖3，是CC08時鐘框的母板示意圖，它有一個機框的面積。
圖3 時鐘框母板示意圖
3、中繼框母板
中繼框母板是用於連接DTM與外界而設計的PCB板，該板的同軸座多，背面出線，空間緊湊、信號變化幅度大，接插件的合理佈局是本板設計重點，該板設計一般用4層板完成。如圖4是26槽位新萬門PMB，它大小爲一個框的尺寸。
圖4 中繼框母板示意圖
4、用戶框母板
用戶框母板完成用戶板與外界的連接，它不僅使DRV板與各用戶板間進行信號的傳遞，還向外提供配線的插座，該板有部分信號電壓較高，合理地分配走線，減少線間耦合是該板設計的關鍵。
圖5是26個槽位可插24塊用戶板（304線）的母板示意圖，它一般可用2層PCB板完成（現在也有用4層）。
圖5 CC01SLM用戶框母板
CC08機及其它產品採用的母板種類很多，公司母板產品達幾十種，在此不作介紹，請參見有關的文檔。在設計母板時，怎樣保證母板上單板佈局合理、保證信號傳輸質量，提高生產工藝，是每一塊母板設計必須考慮的。針對以往設計母板的經驗，保證高速信號傳質量是母板設計的關鍵和難點。簡單的物理邏輯連接，常常會產生嚴重的振鈴和串擾現象，使系統的穩定性受到影響，因此有必要運用高速傳輸理論以及電磁干擾原理設計母板。
§3.6.2 高速傳線理論與設計
母板上傳輸的信號速度快，傳輸距離長，當信號波長（或上、下邊沿時間）與印製傳輸線傳輸時間相當時，其每根線都應認爲是傳輸線，必須按傳輸線理論進行考慮，而母板繁雜的信號又必須進行合理的佈局和處理，以減少串擾影響。長線信號的可靠傳輸和線間串擾的減少是母板設計的兩個關鍵，下面對有關的概念進行說明。
一、信號的長線傳輸
圖6是一個點對點傳輸的簡單模型。
圖6
在圖中，驅動信號的上升時間tR小於傳輸線的傳輸時延TD，也就是說，完整的電平轉移將發生在傳輸線的接收端收到脈衝之前。
這將引起反射（或振鈴）。在傳輸線上，A點的電壓變化可用（1）式來表示：
(1)
式中，Vint爲驅動器輸出的內部電壓；Ro爲驅動門的輸出阻抗；RL爲負載阻抗；Zo爲傳輸線的特徵阻抗；VA爲傳輸線輸入端的源電壓。
因爲Ro與傳輸線相比較小，A點的電壓變化ΔVA將約等於內部電壓ΔVint的變化。電壓變化將沿着傳輸線傳播下去，北過傳輸線的傳輸時延TD後，就可在B點處觀察到電壓變化。
在B點，根據（2）有一部分信號被反射回A點：
ρL＝（RL－Zo）/（RL＋Zo） (2)
式中，ρL稱爲電壓反射係數，它實際上是反射電壓與入射電壓之比。
考察（2）式，可以發現-1≤ρ≤+1。顯而易見，如果RL＝Zo就不會發生反射。也就是說，只要根據傳輸線的特徵阻抗進行終端匹配，就能消除反射。從原理上說，反射波的幅度可以大到入射電壓的幅度，極性可以爲正，也可以爲負。
反射係數的概念既適用於傳輸線的發送端，又適用於接收。也即：
ρs＝(Ro-Zo)/(Ro+Zo) (3)
高速邏輯電路板的分佈特性如果處理不當，這時常會導致振鈴現象，這是未經終端匹配的傳輸線從其終端多次反射的結果。未經終端匹配的傳輸線沒有負載阻抗RL＝∞，因而其阻抗是失配的。這種失配傳輸線與高擺率器件相連接時，波形在傳輸線中的傳播情況如圖7所示（作爲一個例子進行理解）。在t=0之前，傳輸線上各點都爲2.5V的穩態直流電壓（圖7a）。在t=0時，在A點產生從2.5V到0.5V的初始電壓過渡即A點電壓下降到0.5V，向B點送出一個2V的負脈衝（圖7b）。在時間TD之後，信號達到了B點，被負載反射回來。負載的反射係數爲ρL。
圖7
在B點，器件的輸入阻抗相對於Zo很高；RL可視爲無窮大。將其代入（2）式，反射係數PL約爲+1。也就是說，從負載反射的電壓約等於入射電壓。在t＝TD時，負脈衝從B點反射回來，與傳線上的0.5V相迭加，向A點發出1.5V的負脈衝（圖7c）。反射波沿着信號通道朝A點反向傳播（圖7d）。
在傳線的發送端A點，Ro近似爲0，重複上述運算，可得到-1的源反射係數ρs。也就是說，源和負載都存在着反射，但源所反射的是其入射波的反向波（圖7e）。
圖8
從B點信號的變化來看，t=0時的單一階躍電壓過渡引發了振盪，其電壓擺幅爲4V，即早先電壓過渡的兩倍。電壓加倍的原因大致上由於B點的電壓是同一點上的入射波與反射波之和（圖8a）。實事上，由於實際電路板的非理想特性（有限的輸入阻抗和輸出阻抗，傳線的損失等等），ρL將小於+1，ρs也將大於-1。結果，反射將越來越小，成爲我們所熟悉的衰減振現象（圖8b）。
如果振鈴幅度足夠大的話，就會在其後繼器件的輸入端上產生非法的電平過渡，並有可能會出現影響邏輯設計的寄生邏輯狀態。在某些情況下，振鈴的幅度可能會大得以足以後繼器件的輸入端損壞。
從上面的分析可看出，要使信號傳質量達到要求，必須採取措施消除或最大地減少反射出現的振鈴現象，最直接的辦法就是匹配，有關匹配的方法在下一節講述。作爲設計人員來說，必須確定是否該加匹配，匹配的值應怎樣取，這兩項參數是由信號傳輸時延大小和傳輸線的特性阻抗決定的。這裏作一討論。
信號傳輸的時延估算：
假定現代高速邏輯器件的典型上升時間爲2ns，那麼當電路板的傳輸時延到達1ns時其線路長度爲何？對於具有連續地線層且信號走線在其鄰近層的印刷電路板，傳時延僅取決於一個變量，這就是電路板材料的電介質常數。延遲時間由下式決定：
tPD=3.33660(0.475eR+0.65)1/2(ns/m) (4)
對於通常用的FR4材料製成的板子，電介質常數eR爲4.7至4.9。如果取其平均值4.8，就可求得每米長度的tPD爲5.73ns，也即每17.45cm的時延爲1ns 。所以作爲一種習慣性做法，一旦線路長度超過17cm就應當將其作爲傳輸線來考慮並採取相應的措施。
傳輸線特徵阻抗估算
傳輸線的特徵阻抗是傳輸線的一個重要指標，不同的條件有不同的計算方法，針對母板設計的實際情況，可近似歸納成stripline和Microstrip兩類。如圖9，圖10。
對於微波帶狀線（stripline），特徵阻抗：
對於微帶線（microstrip），特徵阻抗：
其中，εr爲PCB板介質的介電常數。
根據（5）、（6）式和實際情況，就可估算出匹配時，匹配電阻的取值。
二、信號的串擾
串擾是一導體的對其鄰近導體不希望的耦合。隨着信號擺率的上升，平行線的增多，增長，串擾將成爲越來越嚴重的問題，它可能使原理上毫無瑕疵的邏輯設計毀於一旦，串音通常作用於靠近的電路和導體上，並用電路和導線的互容和互感來表徵。對帶有大面積地平面的PCB帶狀線來說互容耦合爲主，爲了計算方便，可簡單地用下式對耦合電壓進行估算。
耦合電壓：Vc=C.V1 (7)
(7)式中，V1爲激勵源印製線上的激勵電壓（平均值）
C爲線間耦合係數
Vc受激勵源印製線上的感應電壓（平均值）
有關線間耦合係數的計算可參見《電磁兼容性原理及運用》，國防出版社1996.4 (ISBN 7-118-01514-8)。下面提供線間耦合係數C的查表。
針對母板，可等效爲PCB兩層間的PCB線，圖9和PCB表面的一對微帶線圖10，若假設兩線均匹配，可得表1，表2。
圖9
表1 圖9帶狀線串音系數
w/h s/h εr=4 εr=2
C C
0.3 0.01 0.55 0.55
0.3 0.10 0.38 0.38
0.3 0.50 0.09 0.09
0.5
0.01
0.48
0.48
0.5 0.10 0.27 0.27
0.5 0.50 0.08 0.08
1.0
0.01
0.35
0.35
1.0
0.10 0.20 0.20
1.0 0.50 0.05 0.05
表2 圖10微帶線串音系數C
w/h s/h εr＝4 εr＝2
C C
0.2
0.2
0.2
0.2
0.2
0.5
0.5
0.5
0.5
1.0
1.0
1.0
1.0
2.0
2.0
2.0
2.0 0.01
0.05
0.20
0.50
1.00
0.05
0.20
0.50
1.00
0.05
0.20
0.50
1.00
0.05
0.20
0.50
1.00 0.55
0.56
0.42
0.27
0.15
0.52
0.38
0.26
0.15
0.45
0.33
0.23
0.14
0.37
0.26
0.18
0.12 0.55
0.56
0.42
0.27
0.15
0.52
0.38
0.26
0.15
0.45
0.33
0.23
0.14
0.37
0.26
0.18
0.12
從上面看到，欲減小耦合干擾，即串擾，就應使耦合係數C降至最低，具體措施見3.6.4節。
§3.6.3 總線阻抗匹配、總線驅動與端接
消除信號反射最直接的方法是根據傳輸線的特徵阻抗進行匹配，對於一般的總線驅動電路，在發送端和接收端都可以進行匹配。
1、終端並聯匹配：
根據§3.6.2節的（2）式，當終端電阻RL＝Zo時，反射係數ρL＝0，這意味着傳輸線上不再有反射或失真，除去時延TD之外，線路將變得如同直流電路一般。故終端並聯匹配電阻一般取Zo的值。應當注意的是，終端匹配電阻應儘可能靠近接收電路。
2、始端串聯匹配
對於始端的串聯匹配，其匹配的原理是使得ρs＝0和ρL＝+1爲此，應使得RL等於無窮大（不加任何匹配）在信號源端串入電阻，以使得總的源阻抗等於傳輸線的特性阻抗。
Rs+Ro=ZOL (8)
然而，使Rs+Ro等於ZOL會產生信號分壓，結果有一半的信號幅度電壓降落在傳輸線上，另一半則降落在Rs和Ro上。因此，在採用串聯終端匹配的情況下，傳輸波形的幅度爲無匹配情形之半。
更爲有趣的是，未經匹配的傳輸線接收端能夠精確地補償上面的半幅度現象。其原因如下：在接收端，在收到半幅度波形的同時又反射出半幅度波形。但切記這是兩個不同的波形，它們的幅度將在反射點相迭加。由於迭加的結果，我們在傳線的接收端就只能觀察到全幅度的波形。
串聯終端匹配的主要缺點是接收信號的負載器件必須位於線路的終端而不能沿着線路分佈。與並聯匹配相比，串聯終端匹配的突出優點是無需與電源相連接，並可保護電路過流。
在母板設計中，PCB板上的連線多種多樣，針對不同的拓補結構，應採用不同類型的匹配技術來解決信號的反射問題。
（1）“點－點”結構
常見的一種驅動端接一個負載端，可在驅動端串小阻值電阻或並聯一個阻值爲Zo的電阻在終端。
（2）星形結構
對於星形結構來講，其負載分散，各負載之間影響小，但需提高驅動能力，減小驅動端的輸出阻抗，可採用始端串阻方式實現。需要注意的是，這種方法改善有限，因此一般不要採用此種結構。
（3）遠端族型結構
遠端簇形結構是星形結構的一種變化，當各負載端接近時，需考慮相互之間的影響。在佈線時應減小接頭T到各負載端的距離。這種結構可在各負載終端處加電阻並聯匹配。電阻阻值爲n.Zo(n爲分枝數)。
（4）菊花鏈結構
菊花鏈結構中負載相互有一定影響，但總線傳輸較穩定，常在最後一個終端，根據特性阻抗加上/下拉匹配電阻或並聯AC方式匹配，不能用串阻方式解決反射問題。推薦使用這種方式。
（5）H型結構
H型結構也是星形結構的一種變化，各負載干擾小，比星形結構易驅動，可在各負載端加並聯上/下拉電阻或並聯AC方式。
在母板設計時，需要了解長線的驅動問題對於這類問題，只考慮直流負載，也即常見的扇出和扇入數。未免難以反映出代高速邏輯器件的問題。在高速邏輯電路的設計中，更爲有意義的是輸入和輸出的交流負載。
由於器件的輸入電容將影響到邏輯電路的總體性能，因此當選取某種器件來進行設計時，尤其應當注意其輸入電容。爲保證特定的性能，某一器件所驅動的總負載電容，包括導線的分佈電容在內，應當不超過該器件所規定的容性負載。許多高速邏輯器件的最大負載爲50pF。作爲一條經驗之談，爲保證最佳速度性能和負載性能，任何一種邏輯器件的最大負載都不應當超過4～6個。當然，目前市場上已有一些輸入驅動能力強的高擺率器件。
另外，在選器件時，只要滿足要求，儘可能選低速器件。與母板相連的還有許多差分電路，當線路過長時也需要進行端接匹配，具體見附錄1。
爲了保證信號的傳輸，線路特性阻抗必須考慮一致，由於有諸多限制，實際很難達到，不過，母板設計時應注意：
（1）線寬儘量保證一致；
（2）線上過孔儘可能少，儘量把線走在同一層；
（3）少走折線、彎線。
§3.6.4 佈線策略與電磁干擾
設計一個優質的母板，不僅要解決好信號的傳輸問題，還要消除電磁耦合的影響，即減少串擾，從3.6.2節知道，只要減小耦合係數，就可達到降低相互影響的目標，具體的方法很簡單。
1、擴大線間距
2、儘可能少走平行線
3、減少線長
4、不走環形線
顯然，由於電路板的面積，總體安裝位置等的限制，按上述原則設計會受到一定的限制。因此，在設計時，需要對佈局和佈線分別考慮，最終目的就是要儘可能地達到上述要求。
一、佈局
當總體方案定後，單板的種類、數量已定，所有送到母板上的信號也定下來了，因此，佈局就是要調整單板的位置，以及信號的出線位置（有的單板不能改變出線位置）使整個板面儘可能滿足如下條件：
1、總的連線儘可能短，關鍵信號線最短
2、交叉線最少，過孔最少
3、地線層和電源層沒有連線
4、高電壓、大電流信號與小電流，低電壓的弱信號完全分開
5、模擬信號與數字信號分開
6、高頻信號與低頻信號分開
7、高頻數字信號的間隔要大
8、有可能情況下，減小電源地層與信號層層距佈線
二、佈線
佈線時應考慮如下因素：
1、增加線間距，減少平行走線長度
2、增加線寬度，降低其特性阻抗
3、重要信號間，可採用平行地線的方法隔離
4、儘可能少折線，不走90o折線
5、少走過孔
6、重要線不要走插座腳間穿過，頻率高的線也應儘量避免
實際中，會碰到各種情況的串擾影響，除了上述的一些原則外，還可考慮屏蔽、抵消等方法，具體的可參看有關電磁干擾的書藉。在此不在論述。
第七節 單板軟件開發
§3.7.1 常用CPU介紹
OOOOO數字程控交換採用了三級程控分散控制結構，一個2000門模塊採用了近200個嵌入處理器，軟、硬件協同完成系統功能。單板軟件在系統中，主要完成各種硬件電路控制、信號檢測功能，同進還必須具有實現板間通訊功能。
目前，我司產品中使用許多廠家不同系列的處理器，其性能、處理能力、應用場合差別較大，主要有以下類型：
1、MCS－51系列
以ATMEL公司AT89C51使用量最大，因所有ASL板均採用該芯片，其它一些控制功能較簡單的板也採用，如光板FBC、OPT等；其次8031在除ASL外的大部分單板中被採用，如DRV、NOD、DTM等常用板；部分單板對處理能力有較高的要求，已開始採用Intel公司升級產品251系列，如DTF、MFC板均採用了80C251SB。
2、X86系列
主要有80C186/188、80386EX兩種，386SC、486、586在主控板上也有使用，188在公司早期開發的一些單板MC2、MC4、NO7、FCP等使用較多，186在96年改板中使用較多，386EX作爲嵌入式處理器正越來越廣泛地在各項目中使用。
3、683XX系列
主要有68302、68360各種型號，68040等，其68EN360，68FE360爲8MH360使用較多，其主要優勢在於處理器片上包含了QUICC協議處理部分，在通訊領域中使用較多。
4、其它
其它廠商處理器現使用較少，主要是在早期產品中使用，如Zilog Z80系列，Intel 8098等，現已停用。
§3.7.2 開發環境
目前，單板軟件開發語言主要採用C彙編兩種，個別情況有用PLM的。
對MCS51系列，有C51編譯器、ASM51彙編程序，主要是Intel公司工發工具，地186系列，現可採用Intel IC86、ASM86，也可採用BC/CH，VC/CH等常用開發語言。386EX現主要用MCC386、HIGHC兩種編譯器。
§3.7.3 單板軟件調試
調試有兩種方法：硬件仿真器、軟件調試器。
硬件仿真器主要用於開發初期目標板硬件系統尚未穩定期間的軟、硬件調試。當目標板穩定後仍可用仿真器調試，查找軟件疑難問題。缺點是調試時藉助其強大的硬件查錯功能、硬件斷點、硬件跟蹤功能，常見人仿真器有北京三環公司產品MDS－55系列不太方便，需要採用仿真器連到目標板上，有8051、80186/188、8098、Z80等型號，Applied Microsystems Corporation公司產品Code TAP 186XL，386EX等，Microtek 386仿真器，HP公司360仿真器等等。
軟件調試器一般是通過PC串口與目標板串口相連，通過目標板上監控程序（monitor）下載程序在目標板中進行調試，重點調試軟件的流程功能等，其前提條件下目標板硬件應已經完全沒有問題，至少是CPU程序、RAM、串口等部分可正常運行。常見軟件調試器主要是Microtec Researich公司的XRAY，有386EX和360兩種版本在公司使用，另外現剛剛引入Paradigm DEBUG RT186，可調試186、386EX實模式軟件，其界面操作Borland Turbo Debugger完全相同，可加快軟件調試進度。
§3.7.4 編程規範
現在微系統軟件研究部已初步擬訂關於軟件編程的初步規範，正在試行中，單板軟件庫也正在建設中，軟件開發共享庫建立起來後將大大促進軟件開發的效率。
單板軟件編程規範(試行)
目的：爲了開發人員之間更好地進行交流，提高代碼的可讀性，可維護性，特制訂本規範，作爲程序編寫的指導文件。本規範只涉及到源碼書寫的格式，希望能有較統一的編程風格。將來若有和公司相關規定衝突的地方，本規範有可能作適當修改。
範圍：本規範暫時適用於微系統軟件研究部開發人員。
內容：
1。模塊描述
模塊是爲了實現某一功能的函數的集合，文件名使用缺省的後綴，在每一模塊的開頭應有如下的描述體：
/*********************************************************************************
- PROJECT CODE ：項目代號或名稱 *
- CREATE DATE ：創建日期 *
- CREATED BY ：創建人 *
- FUNCTION ：模塊功能 *
- MODIFY DATE ：修改日期 *
- DOCUMENT ：參考文檔 *
- OTHERS ：程序員認爲應做特別說明的部分，如特別的編譯開關 *
*********************************************************************************/
不同的修改人應在修改的地方加上適當的註釋，包括修改人的姓名。另外，如有必要，要註明模塊的工作平臺，如單板OS、DOS、WINDOWS等。註明適用的編譯器和編譯模式。
2。函數描述
函數是組成模塊的單元，一般用來完成某一算法或控制等。在每一函數的開頭應有如下的描述體：
/*********************************************************************************
- FUNCTION NAME：函數名稱 *
- CREATE DATE ：創建日期 *
- CREATED BY ：創建人 *
- FUNCTION ：函數功能 *
- MODIFY DATE ：修改日期 *
- INPUT ：輸入參數類型(逐個說明) *
- OUTPUT ：輸出參數類型(逐個說明) *
- RETURN ：返回信息 *
*********************************************************************************/
可選的描述有： - RECEIVED MESSAGES：收到的消息 *
- SENT MESSAGES ：發送的消息 *
- DATABASE ACCESS ：存取的數據庫 *
- CALLED BY ：該函數的調用者 *
- PROCEDURES CALLED：調用的過程 *
- RECEVED PRIMITIVES : 收到的原語 *
- SENT PRIMITIVES : 發送的原語 *
及其它程序員認爲應有的描述。標題可以只大寫第一個字母。例如：Function Name：
3。命名規則：
A) 函數： 函數名應能體現該函數完成的功能，關鍵部分應採用完整的單詞，輔助部分若太長可採用縮寫，縮寫應符合英文的規範。每個單詞的第一個字母大寫。如：ShowPoints，CtrlDestBoard，SendResetMsg 等。
B) 變量： 變量的命名規則部分採用匈牙利命名規則(鼓勵完全使用匈牙利名規則)。變量的第一個或前兩個字母小寫，表示其數據類型，其後每個詞的第一個字母大寫。推薦的類型前綴如下：
前綴 含義 前綴 含義
a 數組 n short int
b BOOL np 短指針
by BYTE p 指針
c char l LONG
cb 字節記數 lp 長指針
cr 顏色參考值 s 串
cx,cy 短型（x,y長度的記數） sz 以零結尾的串
dw DWORD tm 文本
fn 函數 w WORD
h HANDLE x,y 短型（x或y的座標）
i int g_ 全局變量
m_ 類的數據成員 uc unsigned char
如iCurrentValue，uTransitionCount 等。對於其他複合類型或自定義類型，請用適當的前綴來表示。除局部循環變量外，不鼓勵單個字母的變量名。
對於常用的類型定義，儘量使用WORD、BOOL、LPWORD、VOID、FAR、NEAR等慣用寫法，避免使用char、long、void、far、near等小寫格式。不使用_UC、 _UL等XXXX公司以前一些人的習慣寫法。
C) 結構：結構的定義有兩個名稱，一個是該結構的類型名，一個是變量名。按照C語言的語法，這兩個名稱都是可選的，但二者必有其一。我們要求寫類型名，類型名以tag做前綴。下面是一個例子：
struct tagVBXEVENT
{
HCTL hControl;
HWND hWindow;
int nID;
int nEventIndex;
LPCSTR lpEventName;
int nNumParams;
LPVOID lpParamList;
}veMyEvent;
tagVBXEVENT veMyEvent[MAXEVENTTYPE], *lpVBXEvent;
對於程序中常用的結構，希望能使用 typedef 定義，格式如下：
typedef struct tagMYSTRUCT
{
struct members …
} TMYSTRUCT,* PTMYSTRUCT,FAR * LPTMYSTRUCT;
struct 後的類型名有tag前綴，自定義的結構名稱一律用大寫字母，前面可以加一大寫的T。而結構類型變量定義則可以寫爲：
TMYSTRUCT variablename;
並可在定義 MYSTRUCT_S 同時根據需要，定義其指針，遠指針和尺寸常量：
typedef tagMYSTRUCT
{
struct members … …
}TMYSTRUCT,* PTMYSTRUCT,FAR * LPTMYSTRUCT;
#define MYSTRUCTSIZE sizeof ( TMYSTRUCT );
結構變量的命名，建議採用如下方式：
從結構名中，取出二至三個詞的首字母作爲代表此結構的縮寫，小寫作爲變量前 綴。例如：（取自Microsoft Windows示例）
struct OPENFILENAME ofnMyFile
strcut CHOOSECOLOR ccScreenColor
D) 聯合：聯合的命名規則和結構相似，如：
union tagMYEXAMPLE
{
int iInteger;
long lLongInt;
} myExample;
typedef tagMYEXAMPLE
{
int iInteger;
long lLongInt;
} MYEXAMPLE,* PMYEXAMPLE,FAR * LPMYEXAMPLE;
4。書寫風格：
A) 函數：函數的返回類型一定要寫，不管它是否默認類型，函數的參數之間應用一逗號加一空格隔開,若有多個參數，應排列整齊。例如：
int SendResetMsg( PTLAPENTITY pLAPEntity, int iErrorNo )
{
int iTempValue;
.
.
.
}
函數的類型和上下兩個括號應從第一列開始，函數的第一行應縮進一個TAB，不得用空格縮進。(按大多數程序範例，TAB爲四個字符寬，我們規定：TAB爲四個字符寬。)
B) 語句：循環語句和if語句等塊語句的第一個大括號‘{’可跟在第一行的後面，接下來的語句應縮進一個TAB，如：
for ( count = 0 ; count < MAXLINE ; count++ ) {
if ( (count % PAGELINE) == 0 ) {
.
.
.
}
.
.
}
也可另起一行，如：
for ( count = 0 ; count < MAXLINE ; count++ )
{
if ( (count % PAGELINE) == 0 )
{
.
.
.
}
.
.
}
兩種寫法在世界著名的程序員手下均可見到，我們尊重個人的習慣，但推薦使用後一種寫法。
複雜表達式(兩個運算符以上，含兩個)必須用括號區分運算順序，運算符的前後應各有一空格，習慣寫在一行的幾個語句(如IF語句)，中間應有一空格，其它語句不鼓勵寫在同一行。
空格加在適當的地方，如 if ( ; for ( ; ) {;
語句的上下對齊也可使程序便於閱讀，如：
myStruct.iFirstNumber = 0;
myStruct.lSecondNumber = 1;
myStruct.pThePoint = NULL;
C) 常量：常量一般情況下可用宏定義，用大寫的方式，單詞之間用下劃線隔開 如：
#define MAX_LINE 100
#define PI 3.1415926
不鼓勵在程序中出現大量的數字常數。
注：對於一些有必要說明的縮寫，可以在模塊描述內加以說明。
5。 頭文件：頭文件一般包括了數據結構的定義，函數原形的說明，宏定義等，不許包含函數體和變量實體，文件名使用缺省的後綴.h，不使用類似.DEF等非標準的後綴名，頭文件的開始可包括如下的註釋：
/********************************************************************************
-
CREATE DATE：創建日期 *
-
CREATED BY ：創建人 *
-
MODIFIED BY ：修改人 *
-
USED BY ：由哪些模塊使用 *
*********************************************************************************/
爲了避免重編譯，應加上條件編譯語句，如文件headfille.h應包含下列語句：
#ifndef __HEADFILE_H
#define __HEADFILE_H
.
.
.
#endif
6¡£ 預編譯宏：對於代碼中使用到的預編譯宏，應在文件的適當處加以說明。對於連續多行的宏，在書寫上也採用縮進的格式。例如：
#ifdef BORLANDC
#define FAR far
#define NEAR near
#ifdef OS_DEBUG
#define HHH 0x11
#define JJJ 0x22
#undef KKK
#endif
#else
#define FAR
#define NEAR
#endif
對於夾在代碼中的編譯開關，在書寫格式上當作源代碼一樣處理。例如：
…
lpPrim = (LPTL2L1PRIM)GetMessage( &queL2L1 );
if( lpPrim == NULL )
{
#if OS_DEBUG
Printf(“Queue L2->L1 is empty!” );
#endif
return;
}
…
7。註釋：註釋是源碼中非常重要的部分，不應少於源碼行數的15%，我們希望能達到25%或更多。註釋用中英文都可以，但應易讀易懂。不要在一個語句的中間插入註釋。本規範內容符合公司有關文檔要求，參照了北京研究部的相關文檔，並聽取了大家的意見，希望諸位在軟件開發過程中，能主動遵照本規範，寫出高質量的源碼！
附 頁
本附頁的內容不是“軟件編程規範”的一部分，但對於較大的軟件，值得推薦。
1。接口函數（被其它模塊調用的函數）及接口變量（被其它模塊引用的變量），其命名可增加前綴表明其所歸屬的模塊。
如：NLS_MsgProc, NLP_GetPHTime,
NLS_LogcnToConnid …
由於C的函數都是全程的，其它函數也建議增加前綴來避免重名或混淆。
2。頭文件分開定義
A) 自用頭文件：定義模塊自用的函數，結構，變量等。
B) 輸出頭文件：用於該模塊向外輸出，即別的模塊在使用該模塊提供功能時需要引用的頭文件，包含該模塊的輸出函數和輸出數據結構，輸出常量。
3。建議在使用有一定關聯的成組常量時使用枚舉定義：
typedef enum
{
MONDAY,
…
SUNDAY,
} WEEKDAY;
在有特殊數值要求時在枚舉內定義：
typedef enum
{
MONDAY = 1,
…
SUNDAY = 7,
} WEEKDAY;
好處：容易理解有關聯的常量；枚舉變量可以當作整型變量使用。
六、參考書目
1、3H Text View使用手冊
2、ASM86 IC86使用手冊
3、 ASM51使用手冊
4、Paradigm CT186/RT186User’s Guide
第八節 硬件整體設計
§3.8.1 接地設計
1·1 接地系統分類
數字程控交換機工程設計時，可分爲三個相對獨立的系統即交換機系統、總配線架系統和交流配電系統。接地實施時要對這三個系統分別考慮。
1·2 接地系統的佈置
對於2000門以上的交換局，有三個方案可供選擇，按優劣排序如下：
（1）三個子系統放置在不同房間，可分別放置在交換機房、配線架房和交流配電房，以便於管理和維護；
（2）對無法提供上述條件的交換局，交換機和配線架可放在一個機房，配電系統在另一個房間。
（3）三個子系統可放在同一機房，但必須在空間上分開放置，相互之間距離不得少於2米，以避免相互干擾。
2000門以下的交換局（如遠端模塊局），原則上按（2）的要求設計。若採用副機櫃，配線和一次電源爲一體化設計，可與主機櫃並列放置。
1·3 地線的要求
數字程控交換機系統工程設計時，要求局方提供三個相對獨立的地線，即交換機工作地、總配線架防雷地和交流配電系統安全地。
由於局方場地限制不能提供三種地線，或是採用建築物本身鋼筋軀體作爲接地時，可將三種地線合設接地，合設接地要求接地電阻小於0.5Ω。對於萬門以上的交換局，建議採用各種地線合設的方案，在整個建築物下形成地網。
對2000門以下的交換局，若局方只能提供兩個地線，可將交流安全地和總配線架（MDF）地線合設，另一個地線作爲交換機工作地，但不作爲推薦方案。此方案，在交換機外線遇雷電衝擊時，經一次保安單元泄放的大電流將引起地電位升高，觸摸配線架，可能會危及人身安全。
1·4 接地電阻
接地電阻應達到以下要求：
接地電阻指標
交換機容量 市話10000門以上
長話2000路以上 市話10000門以下
長話2000路以下 市話2000門以下
接地電阻（Ω） ≤1Ω ≤3Ω ≤5Ω
溫度、溼度及土壤的變化均對接地電阻有影響，交換機上網運行過程中，維護人員應定期測量接地電阻並作出相應處理，以滿足交換機對接地電阻的要求，保證交換機穩定運行。
1·5 防雷接地
程控交換機機房的防雷接地，遵照相關專業的規定設計。
2 交換機直流電源及地線連接要求
OOOOO直流地源及交換機地線接入配套設備建議使用XXXX的一次電源及配套直流配電櫃，以充分保證交換機各模塊直流電源的過流保護及地線引接的可靠性。配套的直流配電櫃有兩種規格，最多都可分配60組-48V/GND電源線，每組-48V的過流保護動作點爲30A，另外直流分配櫃提供了16個PGND的接線端子。 直流電源及地線連接方法如下：
（1）B型機機架的風機盒上有兩個-48V接線端子：-48V1、-48V2，通常只用-48V1即可，-48V2可留作備用。如-48V引出兩組電源線分別接至-48V1及-48V2，則注意將每路的過流保護點應降下來，原先每路爲30A，否則一個模塊的－48V直流點提至60A，將是不能有效保護的。
（2）OOOOO數字程控交換機機架上提供了兩個接地螺柱GND和PGND，GND爲交換機的工作地線，其內部已將各種直流工作電源地線及機殼相連；PGND爲交換機用戶模塊，中繼模塊和管理模塊二次保護電路地線，接入大地可泄放一次保安單元剩餘的電荷。
（3）OOOOO數字程控交換機，由於保護電路設計上的區別，AM/CM模塊內，要求將PGND和GND機櫃內直接相連，同樣TSM模塊內，PGND與GND也在機櫃內相連，爲減少至直流分配櫃的引出線，用隨機所發的6mm2導線將AM與TSM模塊之間的地線（黑色）及－48V1（藍色）互連起來，再用10mm2將－48V（藍色）、地線（黑色）分別連至直流分配櫃上。
（4）用戶模塊SM內，GND與PGND要分開，模塊內的主機櫃與副機櫃之間可用隨機所附的6mm2將兩機櫃的GND（黑色）、PGND（黃色）、－48V1（藍色）互連起來，然後用10mm2的導線將－48V（藍色）、GND（黑色）、PGND分別連至直流分配櫃上。
（5）後臺終端計算機機殼要求與交換機工作地（GND）相連。若計算機供電採用UPS，也要求UPS機殼與工作地（GND）相連，並且要求交流供電系統只能提供兩線市電，必須將交流安全地線斷開。
（6）配線架的副機櫃如與交換機主機並列放置時，副機櫃的機殼要求與交換機工作地（GND）相連。
（7）一次電源輸出至直流分配櫃的引線，及蓄電池至一次電源的引線，截面積應不少於95mm2，實際工程中可根據交換機容量及距離進行估算。
3 總配線架（MDF）接地要求
（1）局方需爲總配線架（MDF）提供一個單獨的地線，一次保安單元的地線（LGND）接至大地，可泄放由於外線碰高壓、雷擊干擾、電力感應等異常情況引起的過剩電荷。
（2）外線用戶電纜屏蔽層在總配線架（MDF）處應與防雷大地（LGND）相連。
（3）若爲擴建交換局時，考慮到現場實際情況，再增加接地裝置有一定困難，故應儘可能與現有設備合用現有的接地裝置。數字程控交換機和模擬局共存的機房，兩種設備的防雷地線應分開走，並防止通過走線架或鋼樑在電氣上連通。
（4）總配線架上的一次保安單元要求有過壓、過流保護功能。交換機維護人員需定期檢查，及時更換失效的保安單元。
4 交流配電系統接地要求：
（1）交流配電系統要求局方提供獨立的交流安全地，並將交流電網提供的保護地線斷開。若局方不能提供獨立的交流安全地時，可與配線架防雷地共用。
（2） 採用電源防雷裝置可以防止來自交流電網的干擾信號，保證交流配電系統正常工作。
（3） 對於電網不穩而又未裝交流穩壓器的交換局，電網過壓、欠壓會導致終端設備損壞，建議採用逆變器終端設備供電。
5 接地處理
（1）接地的基本要求是接地電阻要小。工程設計時，爲達到交換機接地要求，接地體一般採用鍍鋅材料，並且有足夠的長度、寬度和厚度（如：50×50×5mm角鋼，長2.5m）。
（2）影響接地電阻大小的因素爲接地樁的電阻，連接引線，接地樁和土壤間的接觸電阻及土壤的類型。土壤類型對接地電阻影響最大，對於土壤條件差的地區，可在接地樁周圍加入化學助劑（降阻劑，如：丙烯酰胺降阻劑），以達到交換機的接地要求。溫度是影響接地電阻變動的另一原因。當溫度超過0℃以下時，接地電阻變化較大。對於安裝在北方的交換局，要考慮到溫度對接地電阻的影響，可採用深埋地樁及加入化學助劑，以滿足交換機對接地電阻的要求。另外，土壤溼度對接地電阻也有影響。
（3）從接地樁到交換設備上接地螺栓的連接電纜應採用銅芯，截面不小於50mm2，並且儘可能縮短距離，長度超過50米時應適當加粗銅線直徑。連接引線兩端應鍍錫或浸錫，並將塗料、清漆、油漆等從緊固點附近清除掉，以保證兩金屬表面的良好接觸，對所有的接地連接件應給防腐保護，接地螺栓必須用機械方法加以緊固，以保證低電阻的連結。
§3.8.2 電源設計
一、電源設計的一般原則
單板上的電源線及地線按其提供給哪部分電路使用可分爲模擬電源線及地線和數字電源線及地線。如果數字部分存在較高頻的信號，則必然在電源線和地線上產生毛刺，有可能對模擬電路部分造成干擾，使模擬電路部分噪音增大，指標變差，或工作不正常，所以通常的原則是模擬電源線及地線與數字電源及地線分別相連，兩者再在板口相連，即通常所說的“一點接地”如圖（對電源線同樣適用），以減少相互間的干擾。
二、電源濾波
從交換機背板上提供給單板的電源一般須經濾波後纔可供板上器件使用，在板口對電源的常用濾波方法有電容濾波、LC濾波、型濾波，分述如下：
1、電容濾波
僅採用電容濾波是最簡單的濾波方式，通常採用的組合方式是10uF的電解電容並0.1uF的獨石電容。
2、LC濾波
LC濾波也是較常採用的電源濾波方式，設計中應注意L、C值的選取，若選取不當不僅不能保護電路，反而會對電路造成損壞。其電路如下：
其等效頻域電路如左圖，R爲L內阻及電源的內阻和，電路的傳輸函數
W02
H（S） ＝
S2＋2§W0S＋W02
其中，W0＝ ，稱爲LC電路的特徵頻率
§＝ ，稱爲LC電路的阻尼係數
若§>1，傳輸函數H（S）有兩不相等負實根，若§>1，傳輸函數H（S）有兩共軛復根，則在兩種情況下，電路對階躍衝擊的響應分別如下圖a、b 所示：
由以上分析，可知：若§<1，LC電路在階躍衝擊下會產生振盪，（對應於單板帶電插拔），產生比電源供電電壓更高的瞬間過沖，對電路中IC造成不良影響，所以在設計時應避免出現此類現象。
3、型濾波
型濾波僅適用於負載輸出較平穩，工作電流小，電流變化不大的情況。從實驗效果看，對電流有0～2A間變化的電路電感採用10uH，電容用220uF能有較好的濾波效果。
三、上電次序的考慮
通信電路中大量採用CMOS器件，由於其工藝上的原因，CMOS器件上電瞬間可能發生“Latch_up”現象損壞芯片，爲避免這種情況的出現，必須注意CMOS器件的上電次序，通常的原則是：首先連地線、然後連較低電壓的電源線，然後是較高電壓的電源線，最後是信號線。對於不同器件，上電次序可能不同，所以如果器件手冊上有對上電次序的要求時，應按照手冊上的說明實現上電次序安排。
§3.8.3 防雷與保護
一、防雷及其保護的重要性
程控交換機數字化後，體積小，集成高度的電子元器件取代了以前體積龐大且笨重的機電式器件，這就帶來了一個問題──集成IC的耐電壓、電流衝擊能力遠低於機電式器件，尤其是當某些單板有外線接入時，這些單板上的接口器件會因由外線導入的過電流、過電壓而損壞，甚至有可能擴散至全板甚至整個交換機，所以，對這類單板必須加保護，以抵消或削弱外線過電壓、過電流的損害。
二、過電壓、過電流產生的方式及特徵
1、雷擊：線路條件好的國家及地區，雷擊是過電壓、過電流產生的主要原因。雷擊可分爲兩種，第一種是直擊雷，即雷擊直接作用於外線上，這類雷擊理論上不可預防（性價比不可接受），對交換機的影響可能是致命的，有時會造成整個交換系統癱瘓；第二種是感應雷，雷擊並未直接作用於外線上，而是通過電容效應耦合到外線，與直擊雷相比，其幅值小得多，因而可以預防。無論是直擊雷還是感應雷，其共同特徵是：上升速度快（幾百到幾千伏每微秒），作用時間短（幾十毫秒以下），幅值高（幾千伏），瞬間能量大。
2、感應：感應的產生是通常是由於線路鄰近的電力供電線路或鐵道供電系統發生故障而在線路上造成短時間的交流感應，其特徵是：作用時間較短（秒級）感應電壓值波動範圍大（幾十伏至幾百伏），通常是工頻（50HZ）。
3、電力線碰觸：如果外線的外層絕緣老化或受損造成絕緣下降，則外線有可能接觸到供電力線，從而造成電力線碰觸故障。通常情況是220V碰線，持續時間較長（幾秒到幾十小時均有可能）。
三、CCITT（ITU－T前身）關於外線路保護的建議及標準
CCITT關於線路保護的建議見建議K.20，建議中對雷擊、感應、及碰觸的故障、模擬故障發生電路、對線路防護的要求均作了詳細說明如下。
1、模擬雷電衝擊測試
電壓波形10/700us，試驗電壓1kV，正負極性各試驗5次。試驗端子爲A－E（B接地）、B－E（A接地）和（A＋B）－E。
判別標準：標準A
2、電力線感應測試
最大試驗電壓650Vrms，持續時間500ms，試驗電阻600Ω，試驗5次。試驗端子爲（A＋B）－E。
判別標準：標準A
3、電力線接觸試驗測試
最大試驗電壓220Vrms，持續時間15min，試驗電阻分別爲600Ω和10Ω時各試驗1次。試驗端子爲（A＋B）－E。
判別標準：標準B
判別標準
標準A：設備應能受受得起試驗而無損壞或其他擾亂（如軟件訛誤或故障保護裝置發生誤動作），而且在試驗之後，應在規定的範圍內正常工作（當試驗條件存在時，不要求能正常運行）。如經主管部門特許，試驗可允許引起熔絲或其它器件動作，而在恢復正常運行之前必須將它們更換或使它們復原。
標準B：試驗不應該引起設備着火。發生的任何損壞或持久性的故障應侷限於少量的外線接口電路。
四、常用過流過壓防護器件介紹
1、過流防護
（1）熔絲：選用熔點低的金屬絲作爲過流防護器件，一旦線路中出現瞬間過電流，則金屬絲熔斷，將外線的過電流切斷，以保證其不對單板造成損壞，使用熔絲不會對線路的傳輸性能造成任何影響，這是它的優點，但熔絲一旦在過電流作用下斷開，則須人工進行恢復，在線路條件下不好的地區，維護的工作量非常大。
（2）熱敏電阻（PTC）：熱敏電阻的可自復性能使其得到越來越廣泛的應用。熱敏電阻常溫下呈現一電阻特性（幾歐到幾十歐），當其中流過一定電流時，所產生的熱量使熱敏電阻的溫度升高，熱敏電阻的阻值也緩慢升高，或溫度上升至超過特定溫度點（稱爲熱敏電阻的居里點）。 熱敏電阻阻值會急劇增大至幾十到幾百千歐，從而達到阻斷過電流的目的。熱敏電阻呈高阻態後，還會有少量漏電流流過以維持熱敏電阻繼續發熱。過電流消失後，熱敏電阻值又會隨溫度的逐步下降而恢復常溫阻值。所以熱敏電阻不需要更換，免除了維護人員的工作量。
熱敏電阻又分兩種：陶瓷型PTC及高分子型PTC。陶瓷型PTC優點是易做大阻值，穩定性好，缺點是動作速度不及高分子PTC，動作後表面溫度高，耐高壓性能不如高分子PTC；高分子PTC動作速度快，動作後表面溫度低，耐高壓性能較好，做小阻值易做，缺點是穩定性差，多次動作後回不到原阻值，有時候阻值差別過大，用於對雙線平衡要求高的電路時受到一定限制。
2、過壓防護
（1）氣體放電管：氣體放電管到利用空氣隙放電的原理。在園柱形陶瓷管內封裝入惰性氣體，在園柱體的兩底面引出兩金屬極，一端接地，另一端接要保護的線路。當線路與地之間的電壓超過一定值，兩金屬極之間的空氣隙被擊穿放電，使線路對地電壓降低。從而保護了線路中的器件，氣體放電管耐流能力強，可流過幾百安的電流，缺點是放電電壓不精確，有很大的波動範圍；隋性氣體易泄漏造成放電管失效，某些氣體管含有幅射性物質。
（2）壓敏電阻：壓敏電阻通常情況下呈現開路狀態，一旦線路電壓超過其動作電壓，則呈現一類似二極管正向導通時的特性，電壓稍有增大，則電流急劇上升，即I/V曲線非常陡峭，從而超到了泄流箝壓的作用。壓敏電阻瞬間過電流能力強，可達幾百安培（8/20波形），長時間過電流能力很弱，所以必須配合限流器件使用。
上述兩種器件的動作電壓不是任意可選，即只能選取有限的標稱動作電壓，且由於器件的離散性，即使是同樣標稱動作電壓的同一批器件，其實際動作電壓也是不相同的，可能會有幾十伏的差異，這樣，它們只適用於對限壓電壓準確度要求不很高的場合。如果對限壓電壓準確度要求較高，限壓電壓不在標稱電壓範圍內，則我們可採用以下器件。
（3）二極管橋
二級管橋的結構如上圖，由圖可見，當外線電壓高於正參考源電壓時，二極管D2、D4導通，從而將外線電壓箝至（正參考源電壓 + 二極管正向導通壓降），當外線電壓低於負參考源電壓時，二極管D1、D3導通，從而外線電壓被箝至（負參考源電壓 － 二極管正向導通壓降）。從以上對二極管橋的工作原理的描述，我們可以看到：
①正參考源電壓與負參考源電壓可以任意選取，只要正參考源電壓>負參考源電壓。
②箝位電壓較準確。
（4）可掛硅：
程控交換機中外線過電壓防護通常正參考源都是地，而負參考源爲-48V。考慮這種情況，採用二極管橋過壓防護時，多條外線同時遭受負電壓雷擊，這時每條外線都要從負參考源（-48V）吸收電流，所以對電源-48V造成很大沖擊，有可能還會損壞電源。基於這一點考慮，過壓防護中越來越多地採用可控硅限壓器件。其基本結構如下：
當外線呈現一過電壓高於正負考源電壓時，二極管D1、D2導通，從而外線電壓被箝位在略高於正參考源的電位上；當外線過電壓低於負參考源電壓時，分兩種情況，一種是過電壓產生的電流低於可控硅的觸發電流Itrip，這時電流方向是從負參考源流入外線（流向1），外線電壓被箝位在略低於負參考源電壓的電位上；如果由過電壓產生的電流高於可控硅的觸發電流Itrip，這時Q1或Q2導通，電流流向是從正參考源流入外線（流向2），只要此時電流不低於可控硅的維持電流Ihold，則外線電壓被箝位在略低於正參考源電壓的電位上。由於正參考源通常爲‘地’，所以電流由正參考源提供，降低了對負參考源-48V的衝擊，從而保護了電路板。
必須要指出的是，以上各類過壓防護器件的額定電壓（或動作電壓）均是指過電壓爲直流時的值。由於各類器件動作需一定的動作時間，所以對於上升快（即dv/dt大）的波形，各類器件的動作電壓與其標稱電壓有很大的差別，如額定動作電壓220V的放電管，在峯值4KV，10/700波形電壓衝擊下，其動作前電壓可能升高至七、八百伏，所以我們在選擇過壓防護器件時，要對其耐流能力，動作電壓、反應速度作綜合考慮。
還值得一提的是厚膜電阻（有時也稱作浪湧電阻），厚膜電阻採用激光修阻，可以做到很高的雙線匹配，利用厚膜電阻抗瞬間電流衝擊能力強的優點，用來限制雷擊等情況下的電流以保護電路。而且在長時間碰觸情況下，如果線路中無PTC等限流器件，厚膜電阻也會熔斷，從這一點來看，可將厚膜電阻看作一過流防護器件。
第九節 時鐘、同步與時鐘分配
§3.9.1 時鐘信號的作用
1 對交換及傳輸系統
同步是指信號之間在頻率或相位上保持某種嚴格的特定關係，就是它們相對應的有效瞬間以同一個平均速率出現。
在模擬通信網中，傳輸系統中載波機兩端機間的載波頻率需同步，即用於終端機的載波頻應該相等或基本相等並保持穩定，以保持在音頻通路中端到端的頻差不超過2Hz。
在數字通信網中，傳送和交換的信號是對信息進行編碼後的比特流，且具有特定的比特率，這就需要網內的各種數字設備（或網元）的時鐘具有相同的頻率，以相同的時標來處理比特流。所以數字網的同步是數字網中和數字設備內的時鐘之間的同步，而且在數字網同步中的“同步”包括了比特同步和幀同步兩種含意，這是因爲在數字通信中，對比特流的處理是以幀來劃分段落的，在實現多路時分複用或進入數字交換機進行時隙交換時，都需要經過幀調整器，使比特流的幀達到同步，也就是幀同步。
數字通信網是在原有的模擬通信網的基礎上發展起來的，而且是隨着數字設備逐漸引入到通信網中而最終形成的。
當系統僅有一套數字交換設備，而傳輸爲模擬設備時，交換設備不需要與其它外部頻率同步，而需要同步的則是模擬傳輸設備，如模擬載波的載波頻率fc，見圖3.9.1(a)。
若兩套數字交換設備用模擬傳輸設備相連接時，數字交換設備也不需要相互同步，需要同步的傳輸設備的載波頻率fc，見圖3.9.1(b)。
若兩套模擬交換設備用數字傳輸設備相連接時，模擬交換設備不存在同步問題，若數字傳輸PDH（準同步數字系列）設備，則不需外加同步信號，因PDH使用碼速調整技術，可使傳送到對端的信號頻率與輸入信號的頻率相等，既使用準同步複用設備內部的時鐘也能保持傳送信號的頻率不變。若數字傳輸設備爲SDH（同步數字系列）設備，則需外加同步信號fr以保持系統同步。見圖3.9.1©。
若數字傳輸設備兩端的交換設備分別爲數字型和模擬型，則數字交換設備不需外同步信號，傳輸設備爲SDH系列時需外同步信號fr。見圖3.9.1(d)。
若兩端的數字設備用數字傳輸設備相連接時，則兩端的交換設備內的時鐘需要同步，即用外同步基準信號fr來統一兩端交換設備時鐘的頻率，傳輸設備爲SDH設備時需要外同步信號fr。見圖3.9.1(e)。
由上述5種連接方式對同步的要求可以看出，數字和模擬設備混合連接時，交換設備不需要相互之間進行同步，而數字傳輸設備爲SDH系列時才需要同步。只有當交換和傳輸設備都是數字設備時，交換設備之間才需要進行設備時鐘的同步。
*數字傳輸設備爲SDH設備時需要同步基準信號
圖3.9.1 模擬、數字設備連接方式
現在我國運行中的通信網有的已經數字化，即傳輸和交換都是數字設備，有的網則正向數字化過渡或即將實現數字化，因此對數字通信網內的時鐘同步問題，應根據對同步的要求研究解決，因此必須面向全網，形成相對獨立存在的“數字同步網”。
數字同步網的基本功能是應準確地將同步信息從基準時鐘向同步網各同步節點傳遞，從而調節網中的時鐘以建立並保持同步，滿足電信網傳遞業務信息所需的傳輸和交換性能。因此，同步網的結構是面向基準頻率的生成、傳送、分配和監控，因而與通信網有所不同，在需要時應能向模擬通信網和專用通信網提供同步信息。
數字通信網是由數字交換節點和數字鏈路組成的，使用數字交換設備和數字傳輸設備在兩個或多個指定的點間提供數字連接，是用數字信號來傳送和交換信息的電信網，因而在整個通信過程中的各個環節都應該對數字信號有相應規範要求。
數字通信的特點是將時間上連續的信號通過抽樣、量化及編碼變成時間上離散的信號，再將各路信號的傳送時間安排在不同時間間隙內。爲了分清首尾和劃分段落，還要在規定數目的時隙間加入識別碼組即幀同步碼，形成按一定時間規律排列的比特流，即PCM信息碼。在通信網內PCM信息碼的生成、複用、傳送、交換及譯碼等處理過程中，各有關設備都需用相同速率的時標（time scale）去識別和處理信號，如果時標不能對準信號的最佳判決瞬間，則有可能出現誤碼，也就是數字設備要協調無誤地運行就需要各時標具有相同的速率，即時鐘同步。
數字傳輸系統對信息編碼後以時分複用方式傳送現在通信網中使用的時分多路複用傳輸系統主要有兩類，即準同步數字系列（PDH）和同步數字系列（SDH）。
PDH的複用是逐級進行的，因爲被複接的支路信號可能來自不同方向，各支路信號的碼率和到達時間不可能完全相同，因此在進行復接前各支路的碼率應相等，並把劃分比特流段落的幀同步碼對齊，即碼率和幀同步碼都要同步，爲達到此目的，要使用碼速調整技術。碼速調整（一般用正碼速調整）的原理是把參與復接的低次羣的準同步碼流調整到一個較高的碼率，其中增加了幀了幀同步碼、業務碼、插入碼及插入標誌碼等，例如PCM一次羣在碼速調整過程中將碼率由2.048Mbit/s提高到2.112Mbit/s，使各參與復接的支路信號碼率達到同步，然後進行復接；復接後的高次羣碼流傳送到收信端，先進行幀同步碼檢出，在實現幀同步後再進行分接，分接後的各支路再經碼速單元，將各支路信號恢復爲與原輸入碼率相等的準同步碼流，因此可將PDH傳輸系統看作是“透明”的，即收信端的信號碼率與發信端的碼率相等，但在進行碼速調整時有比特插入，在收信端恢復碼速時要取消被插入的比特，因此信號將受到損傷，即信號增加了抖動分量。抖動對通信有不良影響，但在PDH傳輸系統內部進行復接同步時，用插入比特的方法產生的抖動無法完全消除，所以這個系統內的同步方法不理想。
SDH是用於光纜傳輸設備的同步數字系列，是一整套可以進行同步數字傳輸、複用和交叉連接的標準化數字傳送結構等級，用於在物理傳輸網（主要是光纜網）上傳送經適配的淨負荷。同步傳送模塊（STM-1）是基本信息結構，它由信息淨負荷（payload）、段開銷（SDH Section Over head）及管理單元（AU）指針構成，SDH系統內各網元如複用器、分插複用器（ADM）及數字交叉連接設備（DXC）之間的頻率差是靠調節指針值來修正的，指針調節是把淨負荷起始點向前或向後移動與幀相關的一個字節，這是因爲SDH系列是以字節爲單位進行復接的，所以指針進行調節也是以字節爲單位進行的。一次指針調節引起的抖動可能不超出網絡接口所規定的指標，當指針的調節的速率不能受到控制而使抖動頻繁地出現和積累並超過網絡接口抖動的規定指標時，將引起淨負荷出現錯誤，因此在SDH系統中的網元內時鐘也應保持同步，並納入數字同步網中。
數字交換設備是通過數字信號中的時隙交換來完成時隙的重新安排的。在信號進入交換網絡之前，需要具備時隙交換的條件是：
（1）參加交換的數字信號的幀要在時間上對齊，即各路信號的幀要同步；
（2）各路信號的碼率都要以交換設備的時鐘速率爲準，轉換爲相同碼率，使時隙具有相同的速率，這樣才能準確無誤地進行時隙交換。
但參與交換的信號可能來自不同的交換節點和傳輸設備，到達時間不可能完全相同，信號的碼率也可能與本地時鐘不同步，這就需要通過幀調整器進行幀同步及比特同步。當外來信號與交換設備內的時鐘頻率有差異時，則在進行比特同步時將產生滑動，滑動將使信號受到損傷，影響通信質量，若頻差過大，則可能使信號產生嚴重誤碼，直至中斷通信。
綜合上述各種數字設備對時鐘同步的需求，以及數字通信網的發展和新設備的開發對同步的要求更多、更嚴和更高，數字同步網是現代通信網所必不可少的。
由於外來的參與交換的信號的速率（比特率）由對端決定，在進入交換網絡之前需轉換爲本地交換設備的速率，也稱“再定時”。可使用通過緩衝存儲器的辦法，以外來信號的速率寫入，用本系統時鐘的速率讀出，見圖3.9.2。
寫入時鐘的頻率fw從外來信號中提取，讀時鐘頻率fR由本地時鐘控制，通過寫入和讀出的頻率控制，將外來信號的速率轉換爲本地交換機所使用的比特率。
圖3.9.2 信號再定時方框圖
緩衝存儲器的容量至少是PCM一次羣的1個幀的長度（254bit），典型值是2個幀長。若寫入和讀出的速率相等（fw=fR），則緩衝存儲器不會發生上溢或下溢，任何小於緩衝存儲器長度的相位變化都會被緩衝存儲器吸收而不影響通信。大的相位變化或外來信號和本地時鐘的速率不相等（不同步）即寫入和讀出速率不相等，將導致緩衝存儲器的上溢或下溢。
緩衝存儲器的寫和讀都是受寫入和讀出的地址信號所控制而且週期循環進行的，如fw=fR，則讀和寫的相對時差是固定不變的，不會產生重讀或漏讀。當讀出速率低於寫入的速率（fR<fw）時，則讀和寫的相對時差將逐漸增大，當時差超過1幀時，由於緩衝存儲器中原寫入的還沒有讀出而新的信息已寫入，沖掉了原寫入的信息，即漏掉了1個幀的信息。反之，當讀出的速率高於寫入的速度（fR>fw）時，讀和寫之間的相對的時差將逐漸縮小，當時差小於1幀時，緩衝存儲器中尚未寫入新的信息而讀出指令已到，讀出的信息是已讀過的，也就是重讀了1個幀的信息，也就是插入了1幀。
由於緩衝存儲器的讀出和寫入的速率不同，在同步或準同步的比特流中重複或取消一組比特，稱爲“滑動”。
由於收到的比特流與本地時鐘速率的差異而導致緩衝存儲器的上溢或下溢，僅對完整的1個幀重讀或取消，而不打亂幀結構的滑動稱“受控滑動”或“幀滑動”。
對收到的比特流進行再定時的緩衝存儲器應設置在PCM一次羣的路由終點，一次羣中幀定位信號的提取是在進入緩衝存儲器之前，因此不影響幀結構碼，使幀定位不受影響，幀結構不致遭到破壞。
用於對比特流再定時的緩衝存儲器不是在PCM一次羣的的路由終點，在進入緩衝存儲器之前不提取幀定位信息。當緩衝存儲器產生上溢或下溢時，比特流的結構將會被破壞，將使比特流受到損傷導致幀同步的丟失或被打亂，對數字網也會產生影響。
爲了使比特流達到幀同步和比特同步，使用了幀調整器。幀調整器的功能如下：
（1）用本地時鐘速率取代收到的比特流的速率，使參與交換的數字信號與本地時鐘之間實現比特同步，並在一定程度上吸收數字信號的相位抖動和漂移。
（2）由於輸入的數字信號來自不同地點，幀定位信號到達時間不同，通過幀調整器對信號提供不同的延時，使幀定位信號同步。
（3）使輸入數字信號與本地時鐘的頻率差值轉化爲幀滑動而仍能保持幀同步。因此時鐘不同步，即時鐘速度之差是產生滑動的原因之一。
滑動的頻次影響對通信的質量。當產生一次滑動時，在一個幀內的每個0次羣（64kbit/s）都產生一次重複或丟失，產生誤碼。
對話音通路，一次滑碼將產生一次“喀達”噪聲，滑動次數少於每分鐘1次時影響不大。
對數據通路，滑動一次對64kbit/s的通路相當於丟失或重複1個字節或8個比特，造成1個誤碼秒或兩個誤碼秒。按ITU的X.50建議，對固定長度分組數據的滑動門限約爲1小時1次；對可變長度分組數據的滑動門限約爲每小時0.3次。
III類傳真傳輸使用9600Bd的模擬調制解調器。經驗證明，在傳真傳輸過程中，滑動能導致2mm的垂直圖文丟失。
在數字數據鏈路上，滑動發生時數據必須重發，降低了數據傳送的質量。對加密數據而言，滑動會造成嚴重的降質，因每次滑動都要求加密密碼重新傳遞，這就嚴重影響信息的傳遞並降低了加密的可靠性。
2、對於系統內部而言
時鐘信號的主要作用是使數據處理按照一定的節拍進行。一定的節拍包含兩層的含義：1、週期性，對於一個數據處理芯片來說，這一點很重要的，如CPU按照一定的時鐘週期來組成機器週期，繼而組成指令週期來完成一次操作，這種情況下，時鐘僅提供一種週期性的觸發功能，因此對時鐘的要求不高；2、同步性，主要針對數據的分佈處理，同步傳輸，交換起作用，此時，數據的分佈處理，同步傳輸，交換這幾個進程都受同一時鐘（或相關時鐘）驅動，達到同步的目的。這種情況對時鐘信號的要求很高，不但要求頻率絕對一致，而且對相互之間的相位關係有要求。否則數據會出現混亂。
§3.9.2 時鐘原理、性能指標、測試
晶體鐘體積小、重量輕、耗電少 、高級恆溫控制晶體鍾（OCXO）的短期穩定較好、但長期穩定度和老化率比原子鐘差，價格比較便宜，平均故障間隔時間（MTBF）較長。
銣鍾與銫鐘和氫鐘相比，體積較小，重量較輕，耗電較小。有比較好的短期頻率穩定度，在時間常數τ<1000s時優於銫鐘。老化率優於晶體種，預熱時間也較短。價格比銫鐘低。
銫鐘長期頻率穩度性能非常好，沒有老化現象，但能耗高，體積較大。價格貴而且銫束管的壽命爲3～5年，屆時需更換。
氫鍾具有極高的頻率穩定度，但體積大，耗能高，價格也高，7年左右需更換氫元素。
上述各種時鐘的主要特性見表3.9.1，穩定度（以阿倫方差的平方根表示）的比較見圖3.9.3及表3.9.1。
表中數字及圖中曲線僅能作比較參考用，具體性能指標應以廠家提供或實測爲準。
表3.9.1 時鐘性能比較表
性 能
時鐘 短期穩定度
（1秒） 長期穩定度
（1天） 頻率老化率
（1年） 價 格 比
（基數爲1）
晶體鍾
TCXO
OCXO
超級OCXO（BVA）
1×10-9
5×10-12
5×10-13
4×10-8(1)
7×10-10(1)
9×10-10(1)
1×10-6
5×10-8
2×10-8
1~4
8~40
40~80
銣鍾
普通商用銣鍾
高性能銣鍾
GPS用銣鍾
1×10-10
1×10-11
1×10-11
7×10-12
3×10-13
～1×10-12
5×10-10
2×10-10
無
40~80
120~160
300~400
銫鐘
標準銫鐘
高性能銫鐘
6×10-11
5×10-12
2×10-13
3×10-14
無
無
1000~1100
1200~1400
氫鍾
被激型氫鍾
自激型氫鍾
～1×10-12
4×10-13
1×10-14
5×10-15
<3×10-13
<3×10-13
1400~2000
3000~9000
注（1）爲最佳估計值
穩定度及老化率爲近似值
圖3.9.3 時鐘穩定度比較示意圖
時鐘性能指標
1、時延（time delay）
時延是時鐘信號與理想信號在相對應的有效瞬間的延遲時間，經常稱作相位時間（phase time）。有代表性的時鐘信號的同步性能，由在指定的時間內測得的一組時延來確定。
2、時間間隔誤差TIE
時間間隔誤差是在特定的時間週期內，給定的定時信號與理想定時信號的相對時延變化。時間間隔誤差很小，通常用ns、us或單位時間間隔UI表示。
3、最大時間間隔誤差MTIE
MTIE爲在觀測時間爲S的時間間隔內，出現的最大時間間隔誤差，TIE和MTIE都隨觀測時間的長短而不同。
4、最大相對時間間隔誤差MRTIE
MRTIE爲定時信號與某個指定作爲參考信號相對的最大時間間隔誤差。MTIE與MRTIE的區別僅在於MTIE是對理想信號的時延，而MRTIE則是對某個指定作爲參考信號的時延。
5、頻率準確度
頻率準確度表徵信號的實際頻率值與理想的或定義頻率值（以UTC爲標準的頻率，實際是國際原子時TAI的速率）的偏離或符合程序，一般用相對頻率偏差來表示。
在國際電聯（ITU-T）的G.811建議中只提“長期頻率偏離”，對原始基準的要求是：具有不大於1×10-11的長期頻率偏離，並以UTC作爲比對長期頻率偏離的基準，還提出有些電信主管部門支持不大於7×10-12的原始基準鍾長期頻率偏離。
美國貝爾通信研究所Bellcore(Bell Communication Inc.)的文件提到準確度，定義爲在沒有外部頻率基準的情況下（自由運行），最大的長期（20年）的標稱頻率的偏移。
我國在國標GB12048-89中對各級時鐘提出了最低準確度的要求，定義最低準確度是時鐘未接收基準頻率時的頻率相對於標稱的最大長期頻率偏離。
6、頻率漂移率
頻率漂稱率表徵時鐘在連續運行過程中頻率值隨時間的變化，它由時鐘的內部元件老化以及外部環境影響所引起。如果外部環境條件完全保持不變，則頻率漂移率可視爲頻率老化率。頻率漂移率以在特定的時間週期內相對的頻率變化來表示。如特定時間爲日、月或年，則稱爲日、月或年漂移率。
7、頻率復現性
頻率復現性指時鐘工作一段時間t1後，頻率爲f1；停機一段時間t2，再開機一段時間t3後頻率爲f3，f3與f1之間的相對頻率。頻復現性以下式表示爲：
fo爲標稱頻率，一般取t1=t2=t3=24小時，或按給定的技術條件檢測。
8、開機特性或加熱時間
開機特性或加熱時間以時鐘接通電源後，輸出信號的頻率達到其穩定頻率值的某個百分數所需的時間表示。所需的時間及規定的頻值視時鐘類型而異。
9、時鐘的牽引範圍
時鐘的牽引範圍是指時鐘能夠鎖定的輸入信號的最大頻帶寬度。要保證同級時鐘的信號在允許的極限頻偏時而被測時鐘的信號在其相反方向的頻偏時能獲得同步，亦即使時鐘能夠與之同步的輸入信號的頻偏移（與標稱信號的相對頻偏）的範圍。時鐘應能夠在同等級時鐘的自由運行狀態最大頻偏稱時達到同步。時鐘還對超過1.1×（牽引範圍+準確度）的輸入信號不與之同步，並轉入保持狀態。時鐘的牽引範圍除一級外，對各級時鐘都有不同要求。
10、同步保持範圍或同步帶
在時鐘的信號的頻率變化很慢時能夠保持鎖定的最大頻率範圍，此範圍不得小於其牽範圍。
11、保持狀態頻率穩定度
當時鐘的外加定時信號全部中斷後，時鐘應進入保持狀態，的頻率失去鎖定。在開始進入保持狀態時，影響頻率穩定的因素有三種：
(1)、初始頻率偏差：時鐘的外同步信號全部中斷（失去基準）後的初邕最大頻率偏差，它隨時鐘的級別而異。
(2)、溫度變化影響：時鐘失去鎖定後，振盪器的頻率的受溫度影響，在不同的溫度條件下，時鐘有不同的變化率，不同的溫度範圍有不同的指標要求。
(3)、老化及其它外部因素影響：時鐘進入保持狀態後，控制振盪器頻率的電壓不再隨外部定時信號的頻而變化，老化及外部因素對頻率產生影響。
時鐘進入保持狀態後的技術指標有（1）初始最大頻率偏差；（2）最大頻率移，指保持狀態上時鐘頻率的單向最大變化率，用每天的變化率來變示；（3）正常溫度範圍內及超出此範圍的頻最大偏移率。
12、從保持狀態恢復到正常運行狀態的相位變化要求
爲說明這項指標的具體內容，現以美國Bellcore的標準爲例介紹如下。
時鐘在保持狀態運行時，頻率已產生偏差，再恢復到與外加信號同步時，若因爲頻率的變化而使相位產生突變，大的或快速的頻率變化會使以此頻率爲基準的下級時鐘不能跟蹤，因此對恢復過程中的相位時間應有限制。
圖3.9.4 恢復正常運行狀態時相位時間偏移範圍
其中：to爲進入保持狀態的時間；
t1爲收到基準定時信號的時間；
t2爲確定收到的定時信號無中斷及幀失步，恢復正常運行狀態的開始時間；
to~t2爲保持狀態下的相位時間偏移（對村稱頻率）；
t3爲時鐘完成同步恢復正常運行的時間；
(3)、時鐘的插入提取
兩個系統之間數據傳輸的同時，還必須同時傳時鐘信息，時鐘信息傳送的方式很多，目前在數字傳輸系統中用得最多的一種是插放同步碼的方法。
接收端通過判同步碼來產生一個同步時鐘。另外數據本身就帶有時鐘分量，通過聲表濾波器或鎖相環技術可以直接提取時鐘分量。
(4)、時鐘的傳輸、淨化及變換
信號在傳輸過程中，由於反射，負載等因素的影響，信號的邊沿會變平坦，且上面會疊加過沖並出現臺階。對於一般的信號，大都是電平有效，即狀態由穩定後的電平決定，而時鐘信號則是邊沿有效，是靠邊沿觸發來工作的。因此時鐘信號對質量的要求要高得多。因此我們對時鐘信號的發送、傳輸、接收應注意以下幾點：（1）輸出的上升、下降時間（最小和最大）；（2）輸出電流、電壓驅動能力（直流和交流）；（3）地擾動電壓容限；（4）輸入閾值和噪聲容限；（5）輸入波形要求；（6）傳輸、負載帶來的時延。
時間信號的淨化主要針對信號的相位噪聲，而不是幅度噪聲。信號在傳輸中的損傷（誤碼等），指針調整以及環境的影響（溫度、電磁干擾），都會給插入的時鐘帶來相位噪聲。
淨化主要是通過鎖相環來完成。其性能的好壞主要用抖動轉移曲線來表示。對抖動的衰減主要取決於鎖相環的參數以及外部鑑相頻率，因此選用鎖相環時一定要考慮到這一點。
目前鎖相環分爲模擬鎖相環和數字鎖相環兩類，模擬鎖相環是通過調節電壓來改變振盪迴路的電容，以達到改變頻率的目的，數字鎖相環則是通過調節分頻比（增、減脈衝）的方法來調節頻率。模擬鎖相環中壓控振盪器可分爲晶體壓控振盪器（VCXO），LC壓控蕩器（LCVCO）和壓控多諧振盪器（VCM）。
使用時要詳細閱讀數據手冊中抖動及其轉移曲線。
第十節 DSP技術
§3.10.1 DSP概述
1、基本概念
通常DSP（Digital Signal Processing）是指數字信號處理。DSP芯片是專用的數字信號處理器（Digital Signal Processor），它採用哈佛結數、流水線作業方式的並行處理技術，有專用的指令系統，尤其適用於數字信號的算法實現，編碼變換等處理。
2、DSP的發展歷史和現狀
（1）DSP發展的歷史背景
現代信號處理起源於17－18世紀的數學，並以1807年12月21日法國工程師J、B、Fourier提出FT變換爲標誌。我們現在討論的數字信號處理，是隨着數字電子計算機的發展而發展起來。在數字信號處理的初期（本世紀50～60年代），人們只是在通用的數字計算機上進行算法的研究和處理系統的模擬與仿真，1965年庫利－圖基（Cooley Tukey）提出快速付氏變換FFT是數字信號處理髮展史上的一個里程碑。同時隨着FFT及其它算法的提出，也促進了專用數字處理硬件的發展，並最終導致高速高位DSP的出現。
一般認爲：70年代後期推出的Iatel 2920是第一塊脫離了通用型微處理器結構的DSP芯片，1980年前後推出的μPD7720具有專門的硬件乘法器，從而被認爲是第一塊單片DSP器件，1983年Ti推出的TMS系列，標準着實時數字信號處理領域的重大突破。
（2）DSP主要機種與生產商
DSP主要分浮點與定點運算兩類
定點運算有Anolog Derives ADSP2100系列，AT&T DSP 16系列 Motorola DSP5600系列、NEC u PD77220、TMS320C2x/c5x/c54x系列等；
浮點運算有Anolog Derives ADSP 2120、AT&T DSP32c/3210、Motorola DSP 96002、TMS3200 c3x/c4x等。
目前DSP主要生產商有：Anolog Devices公司，其主要產品ADSP2100定點系列和ADSP21020定點系列；Motorola公司其主要產品：Motorola DSP 5600定點系列和Motorola 9600浮點系列；Texas Fustruments公司，其主要產品：TMS320c2x/c5x/c54x定點和TMS3x/4x系列浮點。並且，Ti公司宣傳即將推出TMS320C6X/C62XX系列產品，速度1000MP1S以上。Anolog Devices公司也將推出高性能的SHARC產品。
§3.10.2 DSP的特點與應用
1、DSP的特點
（1）DSP總線結構都採用哈佛結構或改進的哈佛結構。
通用的微處理採用馮.諾依曼結構，即程序指令和數據共用一個存儲空間及單一的地址和數據總線。爲進一步提高運算速度，以滿足實時信號處理的要求，當前的DSP芯片採用哈佛結構。所謂哈佛結構，是將指令和數據的存儲空間分開。這樣使得處理指令和處理數據可以同時進行，從而大大提高處理效率。
（2）採用流水線技術
DSP大多采用了流水線技術。計算機在進行一條指令時，要經過取指、譯碼、訪問數據、執行等幾個步驟，需若干個指令週期才能完成。流水線技術將各指令和執行時間可以重疊起來。即第一條指令取指後，在進行譯碼的同時，可進行第二條指令的取指；第一條指令訪問數據時，第二條指令譯碼……。這樣儘管每條指令的執行時間仍然是幾個指令週期，但由於用了流水線的作業方式，使得總體處理速度大大提高。而DSP所採用的指令與數據存儲空間分開的哈佛結構，爲實現流水線作業方式提供了方便。
（3）具有硬件乘法器和MAC單元
在數字信號處理算法中，乘法和累加是最基本和大量的運算，例如在卷積運算、數字濾波、快速付裏葉變換、相關計算、矩陣運算等算法中大多都有乘加（乘法和累加）運算。通用的乘法運算是採用軟件實現的，往往一次乘法運算需要若干個機器週期才能完成。DSP中都設置了硬件乘法器和MAC乘加（乘法並累加）一類指令，取兩個操作數到乘法器中作乘法，並將乘積加到累加器中，這些操作在DSP芯片中往往可以在單個在指令週期內完成，使得DSP作乘和累加這種數字信號處理基本運算的速度大爲提高。
（4）具有循環尋址（circular addressing）及位倒序（bit reverse）尋址功能。
爲滿足FFT、卷積等數字信號處理的特殊要求，當前的DSP大多在指令系統中設置了循環尋址及位倒序指令及其它特殊指令、體現在作這些運算時尋址、排序及計算機速度大大提高。
另外，DSP系統設計和軟件開發，往往需要相當規模的仿真調試系統，爲方便用戶的設計與調試，許多DSP在片上設置了仿真模塊或仿真調試接口、如Motorala在DSP片是設置了一個QnCE (On-Chip Emalation)功能塊、通過行腳、使用戶可以檢查片內存儲器、寄存器及外設，用單步運行，設置斷點、跟蹤等方式控制與調試程序。Ti則在DSP片上設置了JIAG（Joint Test Aotion Group）標準測試接口及相應的控制器。 在PC機上插入一塊調試插板，接通JIAG接口，就可以在PC機上運行一個軟件去控制它。
DSP有自己的彙編語言指令系統，爲適用於高級語言編程，各公司也陸續推出適用於DSP的高級語言編譯器，主要是C語言編譯器，也有Ada、Pascal等編譯器，程序員可用高級語言編程，通過編譯器，將程序彙編、連接成DSP目標代碼。
2、DSP應用領域
隨着DSP性能的改善和成本的降低，DSP在通用數字信號算法處理的基礎上，其應用幾乎遍及電子學每個領域。
（1）通信：網絡通信，高速調制解調器，編/解碼器，自適應均衡器，移動通訊，語音郵箱，迴音消除，噪聲對消，會議電視，擴頻通信等。
（2）聲音/語音處理、圖像/圖形處理：語言識別，語言合成、語音編碼、圖形變換、機器人視覺、模式識別、電子地圖等。
（3）儀器/儀表：譜分析、函數發生器、波形發生器、數據採集、狀態分析、石油/地質勘探、VR航空（Visual Reality）試驗，醫學儀器等。
（4）計算機：陣列處理器、圖形加速器、神經網絡、多媒體等。
（5）消費電子： 數字電視、高清晰度電視、VR遊戲、汽車工業等。
（6）軍事： 雷達與聲納信號處理、導航、制導、全球定位、搜索跟蹤、VR式器試驗等。如下圖：
(下面以TMS320C54X系列爲例介紹DSP的硬件結構及軟件編程方法)
§3.10.3 TMS320 C54X DSP硬件結構
1、TMS 320C54X內部組成單元與總線結構
TMS320C54XDSP的結構簡圖如圖1所示：
圖1 TMS320C54X內部組件與總線連接
可見DSP內部的程序總線P、數據總線D、控制總線C和數據寫存儲器總線E都是獨立分開的，以便於組件單元的並行處理和數據傳送。
TMS320C54X C54X的結構部件其實可看作是圍繞掛換在8束16 bit的總線上的。（見圖2 TMS320 C54X內部硬件結構框圖），其中：
（1）程序總線PB傳送指令碼和程序存儲器的直接操作碼。
（2）三束數據總線（CB、DB和EB）相互連接起各個單元，如CPU、數據地址產生邏輯（DAGEN）、程序地址產生邏輯（PAGEN）及其它芯片組件和數據存儲器（其中CB、DB傳送從數據存儲器讀出的數據，EB傳送向存儲器寫的數據）。
（3）四束地址總線（PAB、CAB、DAB和EAB）傳送指令執行期間所需的地址數據。
2、內部存儲器結構
54X的存儲器由程序空間、數據空間和輸入/輸出空間三個分開的空間組成，包括隨機存取存儲器RAM和只讀存儲器ROM。RAM可當作DARAM（dnal-access RAM）和SARAM（Single-access RAM）54X系列中各種芯片的ROM、DARAM和SARAM空間大小有所不同。
（1）片上ROM（On-Chip ROM）它是程序存儲器的一部分，常用以接受boot Loading。
（2）DARAM（On-Dhip Dual-Access RAM）。它由若干塊組成，對DARAM中的數據，CPU在一個機器週期內可對它進行兩次操作（讀或寫），DARAM總是映射在數據空間，其主要目的是存儲數值，它也可映射於程序存儲空間用以存儲程序代碼。
（3）SARAM（On-Chip Single-Access RAM）。它由若干塊組成，每塊在一個機器週期內，可被讀或寫一次，它一般映射在數據空間，主要是存儲數值，它也可映射於程序空間存儲程序代碼。
（4）片上RAM保護。當設計片上RAM保護時，外部指令就不能對其進行讀寫。
3、CPU（Central Processing Vnit）
TMS 320 C54X CPU包括：
a) 40-bit的算術邏輯單元（ALU）。可實現2個40bit操作數的算術邏輯運算，也可進行布爾運算。
b) 2個40-bit的累加器（A、B）。可存儲ALU或乘/加（Multiplier/adder）運算的輸出，也可提供ALU的二次輸入。累加器A還可作乘/加運算的輸入，每個累加器都可劃分成以下三部分：
i) 保留位（bit 39-32）；
ii) 高字節（bit31-16）；
iii) 低字節（bit15-0）。
c) 桶式移位器（Barrel shiffer）。桶式移位器有一個來自40bit的累加器（A或B）或數據存儲器（通過CB或DB）的輸出，其40bit的輸入，送到ALU或到數據存儲器（通過EB）中。它可對輸入產生0－31bit的左移和0～16bit的右移。並由指令進行控制。
d) 17×17－bit的乘法器。它實現兩個17bit操作數的乘運算，並與40bit的加法器等共同實現在一個指令週期內完成乘/加運算；和AKU共同在一個指令週期內完成並行的乘/累加（MAC）運算。
e) 40-bit加法器（Adder(40)），配合Multiplier執行乘/加運算。
f) 比較、選擇和存儲單元（CSSU），實現累加器高、低字節中數據的大小比較測試或控制標誌位TC、狀態寄存器ST0和發送寄存器（TRN）以保持發送狀態等。
g)數據地址產生單元（DAGEN）
h) 程序地址產生單元（PAGEN）
4、DSP外部信號引腳
DSP處理信號引腳包括：（C548）
（1）外部總線接口包括：（External Bus Iaterface）
並行地址總線口（23-bit）
並行數據總線口（16-bit）
存儲器選擇MSTRB_、程序空間選擇PS_、數據空間選擇DS、I/O選擇IOSTRB_、IS_讀/寫信號R/W、READY、信號保持HOLD_、指令獲得IAQ_等。
（2）控制信號（Control Signals）
復位信號RS；
外部中斷輸入INTX_及中斷響應IACK_等；
分支控制BIO-；
外部標誌輸出XF；
工作方式選擇MP/MC等。
（3）晶振/時鐘信號（Oscillator/Timer Signals）
晶振輸出插入 X1、X2/CLKIN
時鐘信號：包括CLKOUT、CKKMDX、TOUT等。
（4）緩衝串行口信號（Buffered Serial Ports Signals）
接收時鐘：BCLKRO、BCLKR1；發送時鐘：BCLKXO、BCLKX1；
串行數據接收：BDR0、BDR1；串行數據發送BDX0、DBX1；
幀同步接收：BFSR0、BFSR1；幀同步發送BFSX0、BFSX1。
（5）TDM串口信號
TDM 接收時鐘TCLKR；TDM發送時鐘TCLKX
串行數據接收TDR；串行數據發送TDX
接收幀同步/地址 TFSR/TADD；幀同步發送TFSX/TFRM
（6）仿真信號（Emulation）
JTAG測試時鐘TCK
JIAG數據輸入TDI
JIAG口模式選擇TMS
JIAG數據輸出TD0
JIAG口復位TRST_
仿真引腳 EMU0、EMU1/OFF
（7）Host接口Host Port Interface
並行數據口 HD0~7
控制輸入 HCNTL0、HCNTL1
字節識別輸入 H＋BIL
片選 1＋CS
數據輸入選擇 HDS1_HDS1；
地址選通：HAS;
讀/寫信號：HRW、HRDY
串斷輸出：HINT;
HPI模式選擇 HPIENA/VDD
如圖3 “C54X信號引腳”和”C548信號引腳”。
5、DSP硬件設計的幾個主要問題：
（1）總線控制方案
（2）boot loading
（3）Hardware wait_states
（4）I/O與中斷設計
（5）Memory Map
（6）串口工作方式與時序設計
（7）TAP接口
§3.10.4 TMS320C54X的軟件編程
1、DSP編程工具與流程
DSP的設計目標是進行數字信號處理，在硬件設計的基礎上選擇好一定的優化算法並通過編程在DSP芯片上實現是DSP技術的核心內容。對DSP進行編程，目前最有效的語言工具仍是DSP彙編語言，同時爲方便用戶用高級語言進行編程開發，也相繼推出了C語言編譯器，ADa、Pascal等編譯器。
圖4是TMS C320C54X軟件開發流程，圖中有陰影的部分是通常開發的必需步驟，其它可據需要選作，最後產生COFF（Common Object File Format） 文件。
2、DSP彙編語言編程
（1）DSP彙編過程有以下幾個步驟
a) 源程序的編寫。將算法的詳細實現過程用DSP指令系統的語句描述出來，其中源程序一般包括：data、bss和text三個基本組成內容。下面是一段程序例子，圖5是COFF文件格式和object file在存儲器中的分配情況。
2 *********************************************
3 ** assemble an initialized table into data.**
4 **********************************************
5 0000 data
6 0000 0011 coeff word 011h,022h,033h
0001 0022
0002 0033
7 **********************************************
8 ** Reserve space in bss for a variable ***
9 **********************************************
10 0000 bss buffer,10
11 *********************************************
12 ** Still in .data.
13 *********************************************
14 0003 0123 ptr word 0123h
15 *********************************************
16 ** Assemble code into the text section ****
17 **********************************************
18 0000 text
19 0000 100f add: LD 0Fh,A
20 0001 f010 aloop: SUB #1,A
0002 0001
21 0003 f842 BC aloop,AGEQ
22 **********************************************
23 ** Another initialized table into data **********
24 **********************************************
25 0004 data
26 0004 00aa ivals .word 0AAh,0BBh,0CCh
0005 00bb
0006 00cc
27 **********************************************
28 *** Define another section for more variables**
29 **********************************************
30 0000 var2 .userct “newvars”,1
31 0001 inbuf .userct “newvars”,7
32 **********************************************
33 *** Assemble more code into text ********
34 **********************************************
35 0005 text
36 0005 110a may: LD 0Ah,B
37 0006 f166 mloop: MPY #0Ah,B
0007 000a
38 0008 f868 BC mloop,BNOV
0009 0006’
39 **********************************************
40 *** Define a named section for int vectors ********
41 **********************************************
42 0000 .sect “vectors”
43 0000 0011 .word 011h,033h
44 0001 0033
b) cmd文件的編寫。在使用不同的DSP芯片時，我們還要根據不同芯片的內部存儲器情況，修改cmd文件，com文件中的內容必須按照系統的存儲器地址分配確定。C54X系統與CMD文件配置情況見圖6。
c) 編譯與連接。通過對源程序（*.asm）的編譯產生COFF目標文件（*.obj），再通過連接產生可執行的COFF文件（*.out），就可以進行仿真和加載。編譯與連接格式如下：
編譯：asm 500[input file [object file[list file]]][-option]
連接：Link 500[-option]filcname,…filenamen
3、DSP開發系統仿真
Ti提供了TMS320C54X與DSP開發仿真環境，包括Simulator和Emulator
Simulator是軟件仿真器，它可仿真54X的全部指令、I/O和主要外設功能，裝入由彙編器/連接器產生的目標代碼後，可連接或單步運行，仿真觀察各存儲器、寄存器的內容，以作彙編、編輯與修改等。
Emulator是PC機插件形式的硬件仿真器及開發系統；它具有良好的用戶界面，可作全速的在線仿真。
圖2 TMS320 C54X硬件結構
External Interfaces on the C542
TMS320LC548 TQFP Tentative Pinout
圖3 C542和C548的信號引腳
TMS320C54x Software Development Flow
圖4 TMS320 C54X軟件開發流程
Introduction to Common Object File Format
圖5 COFF文件及Object File 在存儲器中的分配
Example System
圖6 C54X系統與CMD文件配置
第四章 常用通信協議及標準
引 言
每個行業都有其標準和規範，它是設備質量及不同供應商所提供設備間互通的依據，我們做爲電信設備製造商，應該遵從本行業相應的標準和規範，才能設計出合格的產品，並取得相 應機構的入網許可。本章主要介紹一些電信行業相應的標準化組織，及硬件開發常用的標準。
第一節 國際標準化組織
§4.1.1 ISO
ISO(International Organization for Standardization)，即國際標準化組織。是非官辦機構，成立於1947年，成員包括世界上118個國家的官方標準化機構。ISO所從事的研究活動主要來源於用戶協會和製造商，其主要目標是定義設備的基本兼容性要求，在通信領域影響最大的是OSI(Open System Interconnection)七層協議模型，即開放系統互聯模型。它的影響不在於制定了某一個標準，而在於其七層模型的思想影響深遠，理解了OSI七層模型，對通信及計算機技術領域其它協議的理解是非常有幫助的。
§4.1.2 CCITT及ITU-T
CCITT(International Telegraph and Telephone Consultation Conmmittee)，即國際電報電話諮詢委員會，它是國際電信聯盟（ITU，International Telegraph Union） 所屬的一個組織，主要負責電信領域特別是有關電話、電報和數據傳輸方面技術、操作和資費問題的研究，研究結論以建議的形式發佈。目標是實現全世界電信標準化。CCITT已經制定了許多電話交換、數字系統、終端和數據通信的建議，是目前電信領域應用最廣泛的標準。比如，有關電話網上進行數據通信的V系列建議、有關數字網標準的I系列建議、 有關數據通信網絡的X系列建議、 有關終端設備的T系列建議、有關數據傳輸系統的G系列建議等。ITU-T(International Telecommunication Union-Telecommunication Standardization Sector)，即國際電信聯盟標準化部，其前身即爲CCITT，九十年代初改爲ITU－T。ITU成 立 於1865年，是一個協商組織，有187個政府和400個其它成員（主要是電信營業商、增值網絡運營者、設備製造商等），也是聯合國的一個專門機構。
§4.1.3 IEEE
IEEE(Institute of Electrical and Electronic Engineers)，即電氣和電子工程師協會，成 立於1884年，成員包括147個國家的32萬名工程及研究人員。IEEE所制定的最有影響的規範是其1980年起陸續推出的有關局域網LAN（Local Area Network）及城域網MAN(Metropolitan-Area Network) 的IEEE802系列標準。
§4.1.4 ETSI
ETSI(European Telecommunications Standards Institute)，即歐洲電信標準協會，1988年 成立，包括410個全權成員、25個聯繫成員和84個觀察員，主要致力於歐洲範圍內電信標準 的制定。
§4.1.5 ANSI
ANSI(American National Standards Institute)，即美國國家標準協會，成立於1918年，是美國的最高標準化解釋和協調機構，也是ISO的成員。ANSI的成員包括1400家公司、組織、政府機構和協會，主要致力於LAN和WAN標準的制定。
§4.1.6 TIA/EIA
TIA(Telecommunication Industry Association)即電信工業協會，EIA（Electronic Industries Association） 即電子工業協會，都是美國的工業貿易協會，多年來一直積極從事數據通信領域接口標準的制定工作。TIA/EIA頒佈自己的標準，同時也向ANSI提交建議，作爲美國國家標準頒佈。TIA/EIA最出名的標準是接口系列標準，特別是TIA/EIA232、TIA/EIA422等(早期稱爲RS系列標準)。最新的如TIA/EIA-449、TIA/EIA-530等在數據通信領域都得到廣泛應用。
§4.1.7 Bellcore
Bellcore原是美國貝爾公司的一個附屬研究機構，80年代末，由於美國反壟斷法的制定， 貝爾公司被分解爲幾個部分。由於80年代前貝爾公司在美國電信行業具壟斷地位，因此貝爾設備入網標準也就是美國的電信設備入網標準，Bellcore即爲貝爾標準制定者，現在貝爾雖然 解散了但其過去所制定的標準的影響依然存在，比如在MODEM方面的標準等。
第二節 硬件開發常用通信標準
§4.2.1 ISO開放系統互聯模型
80代初，計算機網絡飛速發展，各個廠家相應推出自己的標準，ISO吸取了IBM的SNA和其它計算機廠商的網絡體系結構，1983年提出了開放系統互聯（OSI， Open system Interconnection）模型。OSI模型由7個功能層組成： 物理層 數據鏈路層 網絡層 運輸層 會話層 表示層 應用層。
下圖表示了兩個計算機通過交換網絡互相連接和它們對應的OSI參考模型分層的例子：
用戶信息從最高的應用層下移到網絡層，由該層負責處理越過網絡的路徑選擇，網絡層爲了完 成它的任務需要鏈路層提供服務，保證網絡層的信息正確無差錯的傳輸。用戶A發送的信息經 過網絡到達接收端後，由網絡層上移，並經高層的處理，成爲用戶B可識別的信息。由高層組 提供的功能使得各不同廠家製造的計算機之間可以開放式的互相通信。
OSI模型受到全世界的普遍接受和歡迎，因爲它提供瞭解決異種計算機通信問題的可能。 兩個系統不管它們是怎樣不同，如果有下列共同之處，則可以有效的通信：
a. 它們執行相同的通信功能集；
b. 這些功能由同樣的層次集合組成，對等層提供同樣的功能（提供功能的方式可以不同）；
c. 對等層必須採用相同的協議。
d. OSI模型只是確定了一個七層體系結構，它爲確定這些標準和通信協議提供了標準的骨架。
§4.2.2 CCITT G系列建議
CCITT G系列建議是有關國際電話連接和電路的一般特性、國際模擬載波系統、傳輸媒質、數字傳輸系統、數字網、數字段和數字線路系統的建議。G系列建議中應用最廣泛的是G.703建議。G.703建議定義了分級數字接口的物理電氣特性。
1、 64kbit/s接口
接口功能要求
對發送和接收兩個方向，都有三種信號通過接口：64kbit/s信息信號，64kHz定時信號，8kHz定時信號。 有三種接口類型：
同向接口：信息及定時同向傳輸;
反向接口：定時信號都由數字傳輸設備提供給終端設備;
中央時鐘接口：定時信息由一箇中央時鐘設備供給.
接口電氣特性
對同向接口：
標稱比特率64kbit/s，通過接口的信號的最大容差：100ppm
每一傳輸方向用一對平衡線對，用編碼的方法將三種信號（64kbit/s信息、64kHz定時、8kHz定時）綜合在一個傳輸信號中
編碼方法：二進制1：編爲1100；二進制0：編爲1010；通過交替變換相鄰碼組的極性， 把二進制碼轉換成三電平信號；在每第8組破壞碼組的極性交替（第8組不改變極性），從而 表示該碼組代表了八比特信息組的最後一比特。全雙工時，接口只需兩對（四條）平衡線對。
接口特性：接口電路的輸出信號爲矩形脈衝，傳號的標稱峯值電壓爲1.0V，空號的峯值 電壓爲0V，標稱脈衝寬度爲3.9ns（信號波特率256KBd）。如果平衡線對是屏蔽的，屏蔽層在輸出口接地，必要時也要在輸入口將屏蔽接地。
反向接口的電氣特性：與同向接口不同的是，它需要在每個傳輸方向使用兩對平衡線，一對用於傳輸數據信號，另一對用於傳輸綜合定時信號。數據信號採用100％佔空比的雙極性AMI（Alternate Mark Inversion） 碼，綜合定時採用50％佔空比的雙極型AMI碼傳遞64kHz定時信息，並通過引入編碼規則破壞點的辦法來傳遞8kHz定時信息。反向接口電路的波形也是矩形波，數據信號的標稱脈衝寬度爲15.6us，定時信號的標稱脈衝寬度爲7.8us。 其它特性與同向接口相同。
中央時鐘接口的電氣特性：在每一個傳輸方向上需要用一對平衡線傳輸數據信號，另 外還需用一對平衡線將來自中央時鐘源的綜合定時信號送至局內終端設備。其它與反向接口 類似。
2、2048kbit/s接口， 比特率爲2048kbit/s，信號採用HDB3碼（ 三階高密度編碼），輸出信號特性：傳號（有脈衝）的標稱峯值爲2.37V（同軸線對），或3V（對稱線對）；空號（無脈衝）的標稱峯值電壓爲0.237(同軸線對）或0.3V（對稱線對），標稱脈衝寬度244ns。
具有G.703接口的通信設備可直接與數字通信設備（PCM設 備）連接，對具有V系列或X系列接口的通信設備要利用數字通信信道傳輸數據時，需要在中間加接口和速率轉換器。
§4.2.3 I系列標準
CCITT I系列建議是關於綜合業務數字網（ISDN）的建議，
其中有關物理層硬件的是I.430、I.431。I.430定義了基本入口S/T參考點的參考配置、信號在線路上的編碼方式、幀結構、傳輸時的同步原理、多個終端對D信道競爭的裁決方式、激活和解 除激活的方法、物理特性以及供電方式。 基本入口S/T參考點上三個信道（兩個64kbit/s的B信道和一個16kbit/s的D信道）以同步時分的方式複用在同一條線路上，傳輸速率192kbit/s， 採用僞三進制碼，四線傳輸、最大傳輸距離1公里（0。6mm線徑時）。
基本用戶網絡接口S/T參考點的接口芯片主要有MOTOROLA的MC145574和SIEMENS的PEB2086等，另外NS、AMD等也有相應的芯片。
一次羣速率入口的物理層協議I.431是建立在G.703基礎上的，一次羣入口只採用點對點 配置，2048kbit/s的接口的電器特性由G.703規定，見下圖。
§4.2.4 V系列標準
CCITT V.xx系列建議從60年代開始制定V系列建議，現在已經幾經修訂，成爲一個較爲全面和完善的建議。V系列建議是爲電話網上的數據通信而制定的，包括幾部分：
V.1—V.7 總則
V.10–V.33 接口與話音頻帶調制解調器
V.35–V.37 寬帶調制解調器
V.40–V.42 差錯控制
V.50–V.57 傳輸質量與維護
V.100、V.110、V.120、V.230 與其它網互通
下面分別介紹一些常用的V系列建議.
一、接口電路電器特性的V系列建議
CCITT V系列建議中規定電器特性的標準有：V.10、V.11、V.28、V.35等共四 種。
1、V.28
V.28建議規定了使用分立元件實現的不平衡雙流接口電路的電器特性，它適用以低於20kbit/s的數據傳信速率操作的接口電路，具體規定如下：
負載： 3000< Rl<7000
Cl<2500Pf
發生器輸出開路電壓：Vo<15V
任何兩條接口電路間短路時短路電流I<0.5A
有效電平：對數據接口電路 V<-3V時，爲二進制’1’
V>+3V時，爲二進制’0’
對控制和定時電路V<-3V時，爲‘接通’狀態
V>+3V時，爲斷開狀態
信號特性：對數據和定時電路，信號躍變所需的時間不超過1ms及碼元週期的3％，取其中較小的數值；爲防止串話，電壓的瞬時變化率限定爲30V/us；對控制信號通過躍變區所需 時間不超過1ms。
V.28電平即爲大家非常熟悉的的RS232或EIA232電平。
2、V.10
V.10建議規定了在數據通信領域中與集成電路一起使用的不平衡雙流接口電路的特適用於具100kbit/s數據傳信率的環境。具體規定如下:
發生器輸出阻抗 <50
發生器開路電壓4<V<6
V<-0.3V時爲二進制’1’, 控制電路爲OFF
V>+0.3V時爲二進制’0’,控制電路爲ON
接收器規定與V.11相同
由於V.10規定的發生器採用非平衡電路, 而接收器採用與V.11相同的差分平衡電路, 因此V.10與V.28和V.11在一定程度上都能實現互通。
3、V.11
V.11建議規定了在數據通信領域中同集成電路設備一起使用的、傳信速率可達10Mbit/s的平衡雙流接口電路的特性，具體規定如下:
有效電平：對發生器 V+>V-時爲數據的’0’或控制電路的’ON’；V+<V-時爲數 據的’1’或控制電路的OFF;
對接收器 V±V-<-0.3V時爲數據電路的’1’或控制電路的斷 開；V±V->+0.3V時爲數據電路的’0’或控制電路的接通。
開路差動電壓不應大於6V
各線短路時電流不應大於150mA
V.11電平也就是我們常用的RS422電平。
4、V.35
V.35規定了使用60－108KHZ基羣電路以48kbit/s進行數據傳輸的電路特性，接口線 採用平衡絞合多線對電纜，特性阻抗爲80－120，信號源阻抗50－150，負載阻抗100＋－10
平衡線對間正常電壓：0.55V±20%
平衡線對電壓V+>V-時爲二進制’0’
平衡線對電壓V+<V-時爲二進制’1’
採用ISO2593規定的V.35連接器
接口電平的V系列建議在實際中常用的有V.28(RS232)、V.11(RS422)和V.35，其中V.28爲非平衡接口，V.11和V.35爲平衡接口，相對於非平衡接口在同等數據傳輸速率下平衡接口的傳輸距離遠的多。非平衡 接口電路在設備互連中，最大工作距離主要是被耦合到毗鄰電路的干擾量（近端串音）的函數， 另外，非平衡電路容易遭受在負載接口點上由於信號導線和信號公共回線之間任何不平衡所 引起的差動噪聲的影響，增加互連電纜長度會增加共態噪聲和近端串音的影響。
V.11電路上阻抗不匹配時會發生反射,爲此可在接收器處使用端接網絡(120-126範圍內) 或發生器輸出線加上串接電阻(約33)，應能解決這個問題。串接電阻的方法還能防止過壓。
CCITT建議中講，V.35是過時的標準，但在實際應用中仍在廣泛使用，V.35接口採用ISO2593規定的連接器，數據及時鐘線採用平衡差分電平，控制線採用V.28非平衡電平，實際 應用中差分電平大都採用V.35，也有采用V.11的，如HP儀器PT500等。
V.11、V.28和V.35接口電路都有芯片實現，下面列舉一些
V.11: 最常用的發送器是26C31, 接收器是26C32。MOTOROLA、TI、AMD等公司均有提供；
V.28：即爲RS232電平，很多家公司都有芯片，最早的是1488和1489，現在應用較多的如MAXIM公司的 MAX232、MAX235等；MOTOROLA公司的MC145406、MC145407等；SIPEX公司的SP系列等。其中有±12V供電的，有±5V供電的，有單一＋5V供電的，另外收發器的個數也不一樣多。
V. 35：V.35收發器常用的有LINEAR TECH。的LT1345和LT1346、 EXAR的XR－T3590等.
目前象SIPEX、LINEAR、等都有將幾種驅動電路做在一起的芯片，它們特別適合於多協議串口的應用環境。
二、功能及規程特性的V系列建議
CCITT V.24建議規定了數據終端設備（DTE）和數據電路終結設備（DCE）之間的接口電路定義，這些電路用於傳輸二進制數據、控制信號和定時信號。任何實際的設備， 都將從本建議規定的接口電路範圍中恰當的加以選擇。
V24建議規定了100系列和200系列兩種接口電路，100系列用於一般應用，200系列爲並行自動呼叫專用。關於V.24中100和200系列接口電路的定義表此處不再列出可參見CCITT建議或參考書。
CCITT V.24建議與大家熟悉的RS232接口標準是基本相同的，只是RS232標準還包含 電氣特性的定義。而V.24的電氣特性在V.28中規定。實際中V.24接口應用非常廣泛，PC機、MODEM以及絕大多數數據通信設備都提供該接口。下圖是MODEM的V.24接口信號流程圖：
圖1.20調制解調器的信號邏輯流程圖
其它V.xx建議都是與MODEM相關的，在此不再講述。
§4.2.5 TIA/EIA 系列接口標準
有關接口方面的標準，除CCITT系列建議以外，常用的還有，TIA/EIA系列標準，美國 軍用標準（MIL－STD，United States Military Standards），聯邦電信標準委員會標準(FED-STD，Federal Telecommunication Standard Committee)等。TIA/EIA標準包括硬盤驅 動器接口標準、工控機總線標準等，最著名的是數據傳輸接口標準。TIA/EIA數據傳輸接口標 準包括完全接口標準(Complete Interface Standard)、電氣特性標準和質量標準。完全接口標準定義接口功能的、機械的和電器的特性、電氣標準只定義電氣特性，質量標準定義信號質量的測量方法。
TIA/EIA完全接口標準有
EIA/TIA-232-E
EIA/TIA-530-A
EIA/TIA-561
EIA/TIA-574
TIA/EIA-613
TIA/EIA電氣標準包括
EIA/TIA-232-E
TIA/EIA-423-B
EIA/TIA-562
TIA/EIA-422-B
EIA-485
TIA/EIA-612
TIA/EIA質量標準包括
EIA-334-A
EIA-363
EIA-404-A
EIA/TIA-232-E與前面介紹的V.28相同，EIA/TIA-422與前面介紹的V.11相同這裏不在 介紹，只介紹一些較爲常用的標準。
EIA/TIA-423-B標準，發送器採用非平衡電路，接收器採用與TIA/EIA-422標準相同的標準，速率比TIA/EIA-232-E高。該標準支持一點對多點結構，即一個發送器可有多達10個接收 器。
EIA/TIA-562與EIA/TIA-232-E很相似只是速率可達64kbit/s，而且可與EIA/TIA－232互 通。
EIA-485標準採用平衡收發電路，具有TIA/EIA-422-B所用的優點，另外還支持多個發送器結構，即多個發送器可以並接在一起。該標準定義了一個雙向、半雙工、多點接口。特性包 括： 平衡電路； 多點操作； 單一+5V供電；-7V到+12V範圍； 可達32個收發器負載；10Mbps最高速率；1000kbps時傳輸距離達4000英尺。
TIA/EIA-612標 準, 採 用 平 衡 收 發 器， 利 用ECL技 術，數 據 傳 輸 速 率 可 達52M，
EIA/TIA-530-A是完全接口標準, 定義了包括數據、定時、控制等信號以及DB25的連接器， 收發器採用TIA/EIA-422-B和TIA/EIA-423-B標準，速率達2.1Mbps。
EIT/TIA接口標準除大家熟悉的EIA/TIA-232和TIA/EIA-422以外，在數據通信中，EIA/TIA-449、TIA/EIA-530等都有較廣泛的應用。
§4.2.5 CCITT X系列建議
CCITT V系列建議是爲在模擬信道上傳輸數據制定的，而CCITT X系列建議是專爲數 據通信網制定，符合開放系統互連（OSI）七層模型的建議。物理層的X建議規定了DTE－DCE接口的電器特性，功能特性、規程特性等。X系列建議與V系列建議在一定程度上有對應關係。
1、X.26和X.27
在電器特性方面，X.26規定了用於集成電路設備的不平衡雙流接口電路的電氣特 性，在功能上與V.10建議等效。X.27規定了用於集成電路設備的平衡雙流接口電路的電 氣特性，在功能上與V.11建議等效。具體實現時X.26與V.10採用相同的驅動電路。X.27與V.11採用相同的驅動電路。
2、X.24
X.24建議規定了DTE－DCE接口電路的功能特性，其作用相當於V.24建議對接口 電路的功能定義。X.24接口比V.24接口所用電路少了許多，另外，V.24建議定義了接口電路的功能特性和規程特性，而X.24建議只定義了接口的功能特性，而規程特性由X.20和X.21定義。
3、X.20和X.21
X.20建議定義了在公用數據網上提供起－止式傳輸服務的數據終端設備（DTE）據終結 設備（DCE）之間的接口，X.21定義了在公用數據網上提供同步工作的數據終 端設備（DTE）和數據終結設備（DCE）之間的接口。X.20和X.21所使用的電路都是X.24的子集。
X.21建議接口的電氣特性在DCE一側應符合X.27建議, 在DTE一側應符合X.27或X.26建議並採用ISO4903定義的DB15連接器。X.21對接口的通信過程的控制方法與X.20相似，但它提供了定時電路，用於實現同步通信。在實際中特別在DDN網中V.24、V.35、X.21是目前應用最廣泛的接口電路，一般爲低速用戶提供V.24接口，爲高速用戶提供V.35、X.21、G.703、2B＋D等接口。而且X.21由於接口簡單，速率高，正逐步取代V.35接口。
4.2.6 IEEE常用標準
一、IEEE802系列標準
80年代 初，局域網技術飛速發展，各家廠商紛紛推出自己的產品，爲實現產品的兼容性，IEEE及時推出了IEEE802系列標準，它是局域網領域最重要的標準。由於網絡技術發展迅速， 新的標準正不斷的補充進來。爲適應多種局域網的訪問方式，IEEE802標準委員會將OSI的數 據鏈路層分爲兩個子層：邏輯鏈路控制子層（LLC）、和介質訪問控制（MAC）子層。IEEE802系列標準中，802.1是綜述和體系結構部分，主要爲協調OSI中第一 、二層和高五層之間的接口，802.2是邏輯鏈路標準。根據MAC層不同，802.3是CSMA/CD送取方法和物理層技術規範，802.4 是令牌傳遞總線送取方法和物理層技術規範，802.5 是令牌傳遞環送取方法和物理層技術規範，802.6 是城市地區網送取方法和物理層技術規範。目前隨着 網絡技術的發展又有一系列新標準被列入其中，包括已廣泛應用的FDDI、100Base-Tx等高速網絡技術。
802.2標準對LLC子層控制過程的定義與CCITT 均衡模式下的X25鏈路訪問規程HDLC（LAPB）基本一致。均衡模式用於對等結構網絡，在這種網絡中任何站都可以主動與其它站 直接通信。802.2 LLC中包含了兩類基本服務。第一類服務爲不帶確認的無連接操作，當高層提供某些必要的恢復和順序服務時可以使用這類操作；第二類操作，可在數據鏈路上提供一個面向數據鏈路連接的服務。
802.3標準不僅定義了用於載波偵聽多路送取衝突檢測(CSMA/CD)的MAC子層，而且定義 了用於連接基帶同軸電纜和雙絞線的相應物理層。該標準仿效了以太網標準.。帶碰撞監檢測的 載波偵聽多路送取（CSMA/CD）介質送取方法是一種手段，藉助這種手段，兩個或多個站共 享一個公共的總線傳輸介質。某站要發送，就等待到介質上的寂靜週期（即沒有其它站在發 送），然後以比特串的形式發出指定的報文，假如在啓動傳輸後，該報文與其它站發送的報文 相碰撞，則每個發送站將故意發出幾個附加的字節，以確保碰撞傳到整個系統。該站在抑制一 個隨機時間（退避）後再次試圖發送。
在物理層上支持信號速率爲1Mbps、5Mbps和10Mbps。採用曼徹斯特(Manchester)編碼，多分支同軸電纜段限長爲500米（帶100個工作站），一個系統中可有多達5個同軸電纜段。
現在在應用中最流行的以太網也是採用CSMA/CD技術，最初的以太網採用粗同軸電纜， 用10M的基帶傳輸。目前還包括細同軸電纜和非屏蔽雙絞線等。採用同軸電纜，只支持總線技 術，而採用雙絞線則採用星型結構，從而引入集線器（Hub），更重要的是可以採用結構化布 線技術。隨着信息技術的發展，傳輸的數據量不斷增大，傳統的共享型網絡逐步被交換式技術取代，因而非屏蔽雙絞線的應用最爲廣泛，速率也已達到100Mbps，1000Mbps的標準正在開發中。目前很多器件供應商已停止推廣10Mbps的器件，而是主推10M/100Mbps兼容產品或100M產品。
當前100Mbps以太網技術正迅速取代10Mbps以太網技術，100Mbps以太網技術包括兩 種，即100Base-Tx和100VG-Anylan。100Base-Tx應用最廣泛，已被列爲IEEE802.3u標準，MAC層同樣採用CSMA/CD技 術。100VG-Anylan應用較少，被列爲IEEE802.12標準，MAC層採用無衝突協議，即需求優先級協議。
其它幾種MAC標準由於在實際中應用較少，不再介紹。
二、IEEE488總線標準
IEEE488是一個完全的儀器用並行總線標準，包括電氣特性、機械特性和功能特性。該總線常用於對儀器設備的通信控制。它支持在60英尺範圍內將15個設備連接在一起。其中定義了包括3根控制線、5根管理線和8根數據線在內的16根信號線。
參考文獻
- <<綜合業務數字網>> 程時端編著 人民郵電出版社
- <<分組交換工程>> 杜治龍編著 人民郵電出版社
- <<數據通信技術>> [美]Gilbert Held著 清華大學出版社
- CCITT V系列標準藍皮書
- <> 1997年25期
第五章 物料選型與申購
第一節 物料選型的基本原則
中試、生產、物料等部門發生的物料問題日益增多，而物料選型基本上是在開發中進行的，因此必須在源頭對物料選型進行引導和控制，各硬件人員有責任和義務認真對待器件選型。
鑑於現階段開發部硬件人員選型存在一定的盲目性，有必要建立物料選型指南來規範選型工作。
1、問題發生階段：
中試：質量不穩定－－影響中試進度
生產：品質因數差，供貨困難－－生產成本增加，降低供貨能力
市場：由於物料品質導致的大量損壞－－維護費用高，影響XXXX信譽
2、問題發生原因：
器件停產
供應商不明
供應商商務差（價格高，貨期長，供貨能力差，獨家生產）
品質差
3、選型的重要環節：
立項預研：專用物料選型
開發樣機：所有物料選型
中試申請：清單物料優選
4、選型指導原則：
1） 選用性能參數合適的器件
2） 選用技術成熟的元器件
3） 選用公司現已批量生產產品中使用的器件
4） 選用具有直接替代器件的器件
5） 選用功能上歸一化的器件
6） 選用貨源穩定、充足的通用器件
7） 選用技術和商務認證均好的器件
8） 慎選商務認證不好的器件
9） 慎選獨家生產的器件
10） 不選技術認證不好的器件
11） 非尖端技術產品不選用尖端技術器件
12）新開發產品專用物料必須經過多方認證
尚處於開發階段的產品應遵循上述選型原則。
6、公用物料選型的基本原則
公用物料的選型按上述原則進行，新器件選型時商務情況不可忽視。
7、專用物料選型的基本原則
專用物料選型時除遵守上述原則外，還應注意以下事項：
1）在選型論證時要儘可能多的收集各公司、各供應商的資料，除了注重器件技術性能，還要考慮供應商商務是否良好，供貨週期是否穩定，供貨能力是否能滿足大批量生產的需求，以及價格是否適中等。
2）由於專用器件存在公司間的技術封鎖，可能無法找到直接替代的器件，所以在專用器件的選用上不能採取信手牽來的使用作法，一定要慎重，若能選用公司已使用的器件就儘可能選用。
8、選型信息查詢指南：
1）物料品質專欄Notes：
技術分析報告，器件歸一化通知，MRPII項目描述操作指導書，物料與品質
2）中試WEB服務器（IP：129.9.200.8）
產品設計中元器件的選擇
3）物料部WEB（IP：129.9.14.201）：
AVL（合格供應商）物料清單，長貨期物料清單，停產物料清單
4）中研部硬件論壇Notes:
經驗與討論
即將建立的器件優選信息查詢系統：將以快捷、簡明的方式向開發人員提供器件選用參考信息，其中的器件優選狀態將直接影響到產品物料清單的審覈。
9、選型步驟：
優先選用優選物料
注意停用停產器件
長貨期物料應提前申購
對慎選物料應逐步替代
第二節 IC的選型
1、IC的常見技術問題
閉鎖效應
公司中使用了大量的CMOS器件，CMOS器件的基本結構中存在有寄生雙極型晶體管，它有可能成爲器件中的危險電流的路徑。一般說來，寄生晶體管的基極－發射結和基極收集結都不是正向偏置的，所以這些晶體管都不導通。圖中示出了一個CMOS硅片的斷面及其一級模型的寄生晶體管。爲保證所有的結都是反向偏置，P型襯底接到芯片上的最負電壓（GND）上，而N型阱則連接到芯片上最正的電壓（Vcc）處。
COMS結構中的寄生雙極型晶體管
該圖也示出了CMOS結構中出現的寄生電阻。一般而言，只要電流不在結構中橫向流通，這些電阻無關緊要。然而，若有任何一個有關的二極管導通，則有可能出現電流在電阻上形成的（IR）壓降。這些二極管可能一開始加電時就被電源電壓接通，或是被I/O引腳的超過GND和Vcc限度的瞬變電壓接通。這些瞬變電壓可能是信號上升變化和系統中電感效應引起的。
這些寄生結構一旦導通，則可能會出現嚴重事故，因爲導通效應是再生效應，能夠自身增強，直到最後產生強大的破壞性的電流流通。這種可控硅整流器（SCR）效應稱作“閉鎖”效應。這些電流流過寄生晶體管，寄生電阻上的IR壓降隨之增加，進而基－發射結上的正向偏置也增加。這種惡性循環一直繼續到電流受到電流主路徑的壓降限制而不再增長爲止。這時電流所達到的值可能足以造成內部電路無可挽回的損壞。
某些器件在設計時已經考慮了這種電源和I/O引腳瞬變引起的閉鎖效應，並已採取措施，使之降直最小。如果在推薦工作條件下運行，所有的器件都能承受住大小爲100mA或稍低的強行通過器件引腳的電路，以及範圍爲（GND－1）和（Vcc＋1）V之間的輸入電壓極值。
在電源加電期間，隨着電源電壓上升，同時給器件加上輸入電壓和Vcc，只要Vcc上升時間小於規定的最大上升時間，應當是安全的。設計者應當保證輸入電壓上升不能快於Vcc引腳的上升速度。
當把單板插到一個正在工作的系統上，即“帶電插拔”時，閉鎖現象會頻繁發生，這是因爲電源尚未來得及提供電流給單板上的Vcc和GND，邏輯電平就已經出現在單板子系統的邏輯器件上了。這種情況很可能引起閉鎖現象。
爲減少加電時引發閉鎖的機會，應當首先把GND電壓加到器件上，然後加Vcc電壓，最後再輸入信號電壓。器件斷開電源時應當遵從相反的操作次序：首先去掉輸入信號，然後是Vcc，最後是GND。所以在交換機單板上設計有加電保護器裝置，其主要原理就是增加Vcc和GND的插頭長度，使單板電源先加電，後掉電，從而防止閉鎖。
而在公司一些技術部門單板調試中，仍很輕視這些技術環節，往往用未裝加電保護器的單板和裝置進行經常性的帶電插拔操作，因而使產生閉鎖而損壞CMOS器件的因素成爲影響公司質量、效率和成本的潛在因素之一，希望公司同仁們能瞭解這點，並在單板設計、調試和生產中一定不要輕視。
2、 常用IC選型舉例
對老產品中質量穩定可靠的元器件，在設計新產品時應儘量選用，在此基礎上，吸收技術過關的新技術、新工藝元器件，使設計有所創新。
以IDT74FCT16244的選用爲例：
最近公司的市場返修及生產過程中IDT74FCT16244（IDT公司生產）失效率較高，對公司造成較大的損失。我部通過分析發現，IDT74FCT16244是在公司前期強調新技術、高速率的環境下引入的器件，其品質在生產和市場中呈現出高失效率，但這些信息並未反饋到中研部，中研部開發的新產品仍源源不斷選用IDT74FCT16244。通過分析表明，單從速率上考慮，公司產品中許多應用IDT74FCT16244的地方，信號速率在保證器件降額使用條件下，選用74AC16244或74ACT16244（TI公司生產）已足夠了，且無論從價格、使用中可靠性、優選廠商等方面考慮，選用IDT74FCT16244都屬不優。僅僅因技術新、速率高等用不上的“優點”而在產品中大量應用，進而造成：不慎選用大面積應用高失效率分析處理改用 這樣一個大彎路，浪費了大量人力物力，影響了公司產品在用戶中的形象。
儘量減少器件品種規格，增加元器件的複用率，使元器件的品種規格與數量之比減少至最小程度
在器件選用時，若不考慮減少元器件品種規格與數量則必然會出現網上垃圾增多，給採購帶來較大的工作量，增加了供貨廠數目，使得供應商的品質控制難以監控，同時也增加了庫存和成本，不利於從成批購買中得到好處等許多不利因素。
目前正在做的歸一化工作，就是針對這種情況而進行的。由於以前BOM的申請未得到有效的監控，因而網上數據混亂，垃圾很多。僅金膜電阻品種規格達到1800餘條，廠家有7、8家之多，而且許多阻值也不標準，經過歸一化工作後，將金膜電阻歸併到600餘條、廠家僅有兩個。電容、存貯器電路歸併後，品種規格也大幅度減少，並覆蓋公司全部使用範圍。 所以在開發設計階段，器件選型時，儘量提高元器件複用率，減少品種規格。
3、表面貼IC選用的封裝及包裝：
目前，表面貼技術在世界得到了突飛猛進的發展，其突出的優點是：所佔面積小，封裝密度高，可靠性好，便於大規模生產。表面貼技術同樣在XXXX公司得到廣泛的應用，單板版本的每次升級都是單板上器件表面貼化的一次飛躍。我公司引進的松下高速SMT貼片機更爲單板表面貼化和大規模生產奠定了基礎。下面就表面貼器件的特點，結合我公司生產的實際需要做如下的介紹：
一、表面貼IC的封裝形式
一般來說，常用表面貼IC的封裝形式有兩種，即小外形封裝（SOIC）和四邊有引線方形扁平封裝（QFP）。而網格針柵陣列封裝（PGA）和塑料芯片載體封裝（CC），也是常見的封裝，所以在這裏一併介紹。
下表給出了以上四種封裝的分類：
上述封裝形式是隨着集成電路內部高密度化，超大規模化而應運而生的，隨着工藝的改進，內部工藝線寬由剛開始的幾十m到1—2m在不斷減小。當我們還在爲0.3—0.5m的芯片水平而鼓舞的時候，國外大公司早已將目光轉向了0.1m的開發。正是在這種高速的發展下，IC的封裝形式也在不斷的變化，管腳節距越來越小，封裝密度越來越高，品種越來越多，僅SOIC封裝就有SSOP（密小引線封裝）、TSOP（細小引線封裝），VSOP（極小輪廓封裝）等多種形式。其中薄形四邊有引線扁平封裝（TQFP），又稱密集型（shrink, QFP）的引出端已達524個，引線節距爲0.254mm，採用載帶自動鍵合（Tape Automated Bonding, TAB）方式封裝。以滿足速度更快，集成度更高的新一代VLSI的要求。
二、表面貼IC的包裝形式
表面貼IC的包裝形式對於貼片機生產影響很大，若包裝形式不符合要求，輕者會影響生產效率，重者能造成無法生產。因此，表面貼器件的包裝對於生產至關重要。
目前，SMT器件的包裝主要有三種形式，即：卷帶式（Tape and Reel），盤式（Tray）和管式（Tube）。
我公司的貼片機CM92，主要有兩種送料器，分別適用於盤式和帶式。因此，在採購時應儘量避免採用管式（Tube）包裝，以免對生產造成影響，如果進料是Tube包裝，在這種情況下，有兩個解決辦法：一是修改貼片程序，但這將會導致生產停頓且貼片速度低；二是把Tube中的器件換到托盤上。這樣，不僅影響生產效率，而且會出現損傷、放錯方向，人體靜電影響等。因此，我們根據XXXX公司貼片機的實際生產情況，制定了以下有關SMT類IC包裝形式的規定：
1） QFP、PLCC封裝的IC一律採用盤式（Tray）包裝。
2） 對28PIN以下的SOIC（包括SOP、SSOP、TSOP、SOJ等）採用帶式（Tape）包裝。
3） 對28PIN以上的SOIC，可根據實際情況採用盤式（Tray）或帶式（Tape）包裝。
對於以上IC的包裝規定，應在BOM特徵描述一欄中加以描述，請BOM科儘早錄入。對於新申請編碼的表面貼IC一律要在特徵描述中加入包裝要求。
採購料採購表面貼IC時，請注意參照上述規定。
以上規定，請各部門在採購、檢驗和生產中遵照執行。
以上規定製定出來以後，技術認證部在BOM科及工藝科的配合下，做了大量的工作，使BOM中的SMT器件包裝形式的規範化達到了80%以上，並對生產量大，生產急需單板做到100%包裝規範化，大大提高了生產效率。比如，對產量最大的用戶板CC07ASL清單上所有器件進行了包裝規範化處理，生產中已顯示出了其巨大的優越性，較明顯的改進如下：
1） 原來貼裝一塊耗時34秒，現在只需要12秒。
2） 原來只有一臺貼片機工作，另一臺閒置，現在生產得以均衡。
3） 原來的片精度只有±0.2mm，現在提高到±0.15mm。
4） 原來所有物料集中在一臺片機上換料時間長，現在將一些20PIN的IC轉移到高速機上，減少了換料總佔機時間。
5） 在優化迴流焊參數的基礎上，整個生產效率提高約30%以上，用戶板是產量最大的單板，這一改進就直接加大了設備的生產能力，爲推行JIT創造了條件。
從以上事實不難看出，SMT器件包裝的規範化大大提高了生產效率，在不增加設備投入的情況下，直接加大了生產能力。
總之，表面貼器件在我公司得到了廣泛的應用，我們將更加努力的工作，使SMT器件的分類更科學，包裝更規範，進一步提高生產質量和生產效率。
第三節 阻容器件的選型
1、電阻器的選型
金膜電阻的選型
爲保證程控交換機的長期可靠性，在電阻選型上主要選擇穩定性好、精度高的金膜電阻。剛開始，由於供貨商多，技術、人員等多種原因，造成了金膜電阻選型的一些混亂，影響了物料的規範管理及運用，經過中試部技術認證部的長期努力及相關部門的協作，基本上保證了物料技術上的規範管理，其中金膜電阻方面主要作了規範歸一化管理，清理了久未使用，已無庫存的器件，在精度上作了歸一化，歸一化原則爲：
精度爲±0.1%，保持不變，
功率1/2W或阻值1M，精度向±5%歸併；
功率1/2W且阻值1M，精度向±1%歸併；
廠商主要選擇美科電子有限公司，其它廠商向其歸併。在BOM庫中美科的型號定義規範如下：
例：
MF—25 3922 F
MF表示金膜電阻型號代碼；
如+爲RN—60，則爲美科生產的精度爲±0.1%，1/4W的型號。
表示額定功率的數字；
數字 12 25 50 100 200
功率（W） 1/6W 1/4W 1/2W 1W 2W
注：精度爲±0.1%，1/4W用RN-60表示。
阻值：前3位爲有效值，最後一位爲0的個數，3922即39.2K;
原則上精度爲0.1%，1%電阻，用4位數表示；精度爲5%用3位數表示，小於100電阻一般加R（表示歐），如10R0，則爲10。
阻值允許偏差符號：
符號 J F B
允許偏差（%） ±5% ±1% ±0.1%
在MRPII項目申請中，也應注意描述的規範化，金膜電阻大類爲07，小類爲01，項目描述格式如下：
例：金膜電阻器 —— 1/4W－24K±5%
內容由小類名稱（金膜電阻器）與BOM庫中的型號說明合併而成。
美科公司電阻種類齊全，其阻值系列規格採用標準的E24、E96、E192系列
±5%精度主要對應E24系列；
±1%、±0.1%精度主要對應E96、E192系列。
2、電容器的選型
1）鋁電解電容器
現公司所用的鋁電解電容器，均採用105攝氏度，以保證其工作可靠性，選用廠家爲日本Nichicon公司和Marcon公司。
請特別注意：極性鋁電解電容器只可正向工作，實際工作電壓應爲其額定電壓的0.6倍左右，紋波峯值不能超過其額定電壓。
2）獨石電容歸一化通知
現公司所用的獨石電容，均採用NPO、X7R介質以保證其工作的可靠性，所選用廠家爲AVX和DALICAP，其精度爲5％和10％。
獨石電容的種類因材料而異，它主要是NPO、X7R、Z5U等幾種材料，而這些材料中，NPO的溫度係數最好，其它依次次之。由於材料不同，它們的容量和用途各異。NPO獨石電容主要是小容量的電容，一般在1.0PF～100,000PF之間。其性能不受電壓和溫度變化的影響。不隨時間推移而老化及改變容量，稱爲超“穩定”電容，該類電容用於要求長期穩定的電路。X7R獨石電容器一般在470PF～4.7F之間，爲溫度穩定電容器。在規定的工作溫度範圍內，容值變化率不超過±15%，但該電容隨電壓及頻率改變而改變，老化率爲1%。Z5U獨石電容器爲普通用途電容器，該電容受電壓和溫度影響很大，老化率5%，該電容器用於工作溫度變化不大，電容值容量大且允許有一定變化，而體積要求小的場合。
怎樣申請獨石電容器？
一、型號定義（以AVX獨石電容器爲例）
SR21 5 C 472 K A A
類型 電壓 溫度係數 容差
SR15 50V=5 NP0=A NP0：C=±0.25PF
SR20 100V=1 X7R=C D=±0.5PF
SR21 200V=2 Z5U=E F=±1.0%(50PF)
SR22 300V=9 G=±2.0%(25PF)
SR27 400V=8 J=±5% K=±10%
SR30 500V=7 X7R：J=±5% ,K=±10% ,M=±20%
SR40 容量 Z5U M=±20% ,Z=+80%，-20%
SR50 472=47×102PF F和G不適用於SR15
104=10×104PF
二、型號說明：
額定電壓—容值±容差
例如：SR215C472MAA
50V—4700PF±20%
三、MRPII項目描述
獨石電容器—額定電壓—容值±容差—溫度係數
例如：SR215C682KAA的項目描述
獨石電容器—50V—6800PF±10%—X7R
目前我司所用電容以AVX爲標準，且全部使用NPO和X7R獨石電容。
3、電纜及接插件的選用
1） 同軸電纜的選用
同軸電纜是一種由內、外導體組成，外導體接地作爲屏蔽層傳輸線，其屏蔽性能好，衰減小，常被用於頻率較高時信號的傳輸。隨着我公司在無線通訊領域的發展，同軸電纜的選用將越來越多，希望大家在選用以及申請編碼時能注意以下幾點：
一、射頻同軸電纜型號的組成
二、電性能
射頻同軸電纜的電性能主要包括特徵阻抗、衰減常數、阻抗均勻性（回波損耗）等。
特徵阻抗是選用同軸電纜時首先應該考慮時，其值的選擇必須與所使用的系統相匹配。它的定義是電纜處於匹配狀態時，其上電壓與電流之比，實際上它代表無限長線路所呈現的阻抗，其值主要取決於內導體外徑和外導體內徑以及絕緣層的等效介電常數。目前，常用的標準的特徵阻抗爲50歐、75歐及93歐幾種。（一般情況下，都是指在頻率爲200M，溫度爲20℃的條件下測得值）
其中50歐±2.0 — 用於射頻及微波頻段
75±3.0 — 用於視頻或脈衝數據傳輸
電纜的衰減也是十分重要的指標，特別是在長距離傳輸時更是如此，爲了便於比較，通常用不同頻率下單位長度電纜的衰減 — 衰減常數表示，單位爲dB/m或dB/Km。電纜的衰減常數與工作頻率有關，一般與工作頻率成正比。爲了減少衰減，可選用空氣或半空氣絕緣，內導體爲管狀結構的，如SDV系列。
阻抗均勻性常用回波損耗或駐波係數SWR表示，它反映的是由於電纜加工工藝造成電纜結構參數不均勻，使得沿電纜傳輸線中產生波動，沿線特徵阻抗變化。阻抗的不均勻會造成信號在傳輸中有反射，影響主波信號的接收質量，同時也會增大衰減。
同軸電纜的選用應與所用的同軸連接器、匹配負載阻抗一致，50、75電纜連接器不可混用，以避免損傷接頭內導體，影響其使用性能。
三、推薦廠家及描述規範
目前，我公司使用的主要是SYV75、SYV50及RG58、RG59型（RG型是按美軍標規定的電纜型號），推薦生產廠家主要是天津609廠及萬泰電線電纜公司。
同軸電纜MRPII系統中編碼爲2507XXXX。
描述規範：同軸電纜—型號說明—芯線絕緣外徑—特徵描述
示例：同軸電纜—SYV75—2—7根/0.08
2）接插件
我公司使用的接插件種類繁多，涉及到的供貨商廠家較多、較雜，目前在BOM網上的信息也較亂，這樣給採購、認證、生產替代、品質跟蹤帶來了許多不便。爲了改善目前的這種狀況，必須對物料的種類和供應商（廠家）進行合理的歸一化。爲此，技術認證部通過我公司長期使用接插件的情況，結合商務認證部的具體意見，總結出接插件在選型使用方面的優選廠家，供技術部門在選型時參考使用。
希望各相關部門在新的接插件選型時，儘量在優選的廠家中尋找所需要的物料，現將接插件優選廠家列表如下：
MRPII分類 MRPII類別 規格 優選廠家、公司名稱
1401 歐式連接器 64PIN、96PIN BERG、Winchester
300PIN Winchester, RN
1402 護套 3×32、4×32 AMP
324 Burndy
1403 IC插座 所有 NEXTRON、Berg
1404 同軸連接器 BNC AMP
SMA AMP、853、Molex
1405 插針 所有 NEXTRON、 Berg
1406 電纜連接器 D-Sub系列 AMP、Berg、NEXTRON
I.D.C.（牛頭系列） RN
1407 導線連接器（小插頭） 3×8，4×8 AMP
1408 電話連接器 所有 AMP、NEXTRON
1409 柔性印製板連接器 AMP
1413 光連接器 深圳中和，深圳光波
1414 SIMM座 NEXTRON
1420 插座 所有 NEXTRON、SAMTEC、Berg
1422 2mmHM連接器 所有 AMP
第四節 光器件的選用
XXXX公司光傳輸技術起步較晚，但在很短的時間內，光傳輸板已隨着OOOOO交換機、68M光端機、184M光端機等產品銷往祖國的大江南北，爲公司產品的配套化、系列化提供了有力的支撐。而由於歷史的原因，在器件選型、電路設計等方面也存在一些問題，給生產和質量控制帶來較大的困難。目前，光傳輸板的產量已較之過去大大增加，以後，其比重還將不斷提高。光傳輸板的大規模生產對質量控制的要求將越來越高。在加強對供貨廠商的質量控制，培訓公司內部生產、調測人員以減少人爲損壞的同時，“如何在設計中構建產品質量”也應當提上議事日程，我部門根據近段時間對光傳輸板做的一些工作，對光傳輸板上相關器件的選型作了一些總結，希望能對開發部及中試等相關部門起點參考和幫助作用。
一、廠家優選
XXXX公司目前生產上光源器件使用情況爲：0.85m器件，由HP公司供貨，質量穩定、可靠，很少出現質量問題。1.31m器件分別由武漢電信和深圳飛通兩家供貨，頻頻出現質量問題。從整個光器件生產行業來說，光纖通信發展也僅二、三十年左右時間，光器件在國際上已有衆多的生產廠商，如：AT&T、MRV、OCP、HP、FUJITSU、NORTEL、OPTEK、OPLINK、EPITAXX、HONEYWELL、LASERTRON、LASER DIODE等，真可謂“諸候紛呈”。在衆多的廠商之中，也沒有某一家或某幾家在這個行業能佔據絕對領先的地位，結合國內國際的器件使用情況，用得較多的集中於以下幾家：MRV、OCP(主營非標的光傳輸器件，其中MRV做發送器件，OCP做接收器件)、AT&T(主要做SDH用光器件、光模塊)、HP(主要做近距離、短波長光器件)、FUJITSU(主要做CATV用的大功率，線性度好的光器件)。國內廠商中，僅有深圳飛通和武漢電信兩家推出了實用化、商品化的產品，不過，其製造水平僅侷限於封裝，管芯仍然依賴於進口，且由於光收發器件工藝非常複雜，要求很高，造成質量狀況得不到保證。我公司現階段使用國內器件，出現了諸多的質量問題，已迫使我們在加強對國內廠家質量控制的同時，必須考慮國外廠商，爭取在一年以後，主要供應廠商全爲國外知名廠家，國內廠商只做爲備用廠商，目前中研部開發階段器件選型已開始瞄準國外，對已經投產的光傳輸板在版本優化時，應儘可能考慮選用國外器件。
二、光器件的封裝
DIP封裝，體積大，價格昂貴，國外已不太採用這種封裝，是一種趨於淘汰的封裝形式，國內武漢電信目前的器件主要還採用這種封裝形式，但也開始推出同軸封裝的器件。同軸封裝的器件體積小，價格便宜，符合國際流行趨勢。我公司也應在光器件的使用選型上與國際接軌，儘量採用同軸封裝。對無尾纖ST接頭的光發射器件，由於光束很小用久了易偏移，且一旦污染，無法清洗，這對我公司生產水平來說可能較易出問題，請選用時需特別慎重。光接收器件由於光窗較大，上述問題較少，可選用無尾纖封裝。
三、光收、發模塊的使用
我公司目前大量生產的光傳輸板均採用光器件加厚膜的光電接口電路，開發階段的SBS155/622系統的光電接口採用光收、發模塊。一般說來，採用光器件加分立器件的光電接口電路，具有較大的靈活性，各種接口速率的光電接口均可實現，成本也較低，若電路設計合理，可達到很高的性能/價格比。但對生產上的質量控制卻有諸多的不便，特別是在器件質量不能保證的情況下，要使光傳輸板可靠穩定地工作，就非常困難。比如：我公司40M光板，68M光板的光接收電路中實現主放功能的厚膜SH713，實現後級放大及相位調整的厚膜SH714，實現時鐘恢復的聲表面波濾波器等，壞品率較高，可靠性不好，使得光傳輸板及整個光傳輸系統的質量控制任務艱鉅。而採用光收、發模塊就不存在這一問題，對光發送電路，經復接擾碼後的數據流(已轉換爲ECL或PECL電平)直接驅動光發送模塊，將電信號轉換爲光信號，對光接收電路，帶時鐘恢復的光接收模塊，可直接將光信號轉換爲ECL或PECL電平的電信號。並且這些光收、發模塊，國內、外均有很成熟的產品，很多公司，如AT&T、HP、MRV、OCP等都可供出這些產品，基本上不會出現質量問題，其缺點是：缺乏靈活性，供應商只能供出SDH系列標準速率的光收、發模塊，如我公司40M光板、68M光板所需的40M、68M光收、發模塊便無從採購到剛好滿足要求的產品，光發送模塊還好辦一點，可以用能採購到的稍高速率的光發送模塊替代，而接收模塊卻無從找到替代。再則，使用模塊，價格較高，成本會上升。總之，兩種方案各有千秋，但針對我公司目前光傳輸系統出現了大量的質量問題，建議儘量選用光收、發模塊。
四、IC的使用
鑑於我公司使用厚膜的光傳輸板在生產及市場上出現了較多的質量問題，特提出考慮用IC來實現目前厚膜的功能。如用MICROCOSM的MC2042(LED驅動IC)或MC2060(LD驅動IC)來完成目前光發送電路的驅動厚膜SH702、SH726所實現的功能，光接收電路的實現也可考慮用MICROCOSM公司的MC24045、MC2070、AD公司的AD800、AD802、AD805、AD807及AT&T的T7032、T7035等芯片來完成。這些想法僅根據相關資料提出，具體能否實現，若相關部門認爲有必要的話，可實驗驗證，與MICROCOSM公司接洽可先聯繫香港太平科技拓展公司，一般說來，IC的質量及可靠性要高於厚膜，如有可能，建議儘量選用IC來實現。
五、光傳輸板結構
我公司現生產的光板的光輸出接頭多與機櫃面垂直，而光纖走向是與機櫃面平行，這就使光輸接頭與光纖有約90的彎曲，可能造成以下兩個問題：
1. 無尾纖的器件如光板FBI、OPT用的短波長器件接頭，通常是塑料的，易造成運輸等過程中損壞接頭。去年這樣損壞的光器件達二十多隻，而因質量問題返修的這類光器件才五隻。
2. 光纖接頭處的光纖可能因彎成90而造成損傷，且並不怎麼雅觀。能否在設計或升級時將光輸出接頭與機櫃面設計成約45角。當然，母板也需作相應改動。
六、結論
綜上所述，從品質控制的角度，在光傳輸板相關器件選型等過程中從以下幾個方面考慮：
(1) 優先選用光收、發模塊。
(2) 光電接口電路儘量採用IC實現。
(3) 光器件優先選用國外器件。
(4) 所選用光器件的封裝形式應符合國際流行趨勢。
(5) 結構設計方面，儘量兼顧到實際使用的具體情況。
第五節 物料申購流程
1、物料申購流程
注：NOTES開發物料申購數據庫使用方法見數據庫聯機幫助。
2、 領料須知
按公司財務覈算的有關規定（“關於按責任中心進行費用覈算的規定”已下發至各二級部門），各開發部門都劃分了相應的核算責任中心和對應的編碼。
請開發人員領料時在領料單上註明業務部名稱，並在用途一欄填寫產品名稱，在型號（描述）和數量域明確填寫相應內容。
當需到西鄉領料時，還必須填寫業務部覈算責任中心編碼和物料的MRPII項目編碼。
3、自採購物料須知
凡屬自購的物料，需經研究計劃處同意方能採購。項目組採購時應選擇較穩定的採購渠道，並將採購信息作好記錄同時反饋給物料部進行認證，入庫時須作出標識或批號（以日期爲準），以便對其使用情況進行跟蹤。
第六節 接觸供應商須知
1、不要透露公司器件使用情況，包括現遇到的困難和問題，給商務談
判留有商量餘地，以減少公司損失。
2、不要向供應商估算器件的年用量及希望價格。數量往往是爭取價格
的重要因素，如讓供應商知道，就很難挖出大批量的價格。
3、與技術無關的情況儘可能不談，如價格及目前採用的幾種型號等。在選
用新器件時，要向供應商瞭解樣品價格及批量價格，但不作出任何評價，
商務問題讓認證部人員來談。
4、對供應商進行了哪些介紹，應書面通知物料部，以便保持口徑一致。
第七節 MRPII及BOM基礎和使用
參考讀物
附錄 四 公司物料申購流程文件
附錄 五 公司器件選型廠家一覽表
附錄 六 公司物料名稱命名一覽表
硬件工程師手冊
目 錄
（手寫的目錄，和內容有點對不上）
第一章 概述
第一節 硬件開發過程簡介
§ 1.1.1 硬件開發的本過程
§ 1.1.2 硬件開發的規範化
第二節 硬件工程師職責與基本技能
§ 1.2.1 硬件工程師職責
§ 1.2.2 硬件工程師的基本素質與技能
第二章 硬件開發規範化管理
第一節 硬件開發流程
§ 2.1.1 硬件開發流程文件介紹
§ 2.1.2 硬件開發流程詳解
第二節 硬件開發文檔規範
§ 2.2.1 硬件開發文檔規範文件介紹
§ 2.2.2 硬件開發文檔編制規範詳解
第三節 與硬件開發相關的流程文件介紹
§ 2.3.1 項目立項流程
§ 2.3.2 項目實施管理流程
§ 2.3.3 軟件開發流程
§ 2.3.4 系統測試工作流程
§ 2.3.5 中試接口流程
§ 2.3.6 內部驗收流程
第四節 PCB投板流程（陸波寫）
§ 2.4.1 PCB投板系統文件介紹
§ 2.4.2 PCB投板流程詳解
第三章 硬件設計技術規範
第一節 CAD輔助設計（陸波寫）
§ 3.1.1 ORCAD輔助設計軟件
§ 3.1.2 Cadence簡介
第二節 可編程器件的使用
§ 3.2.1 PPGA產品性能和技術參數
§ 3.2.2 FPGA的開發工具的使用
§ 3.2.3 EPLD產品性能和技術參數
§ 3.2.4 Max＋PLUSII開發工具
§ 3.2.5 VHDL語言
第三節 常用的接口及總線設計
§ 3.3.1 接口標準
§ 3.3.2 串口設計
§ 3.3.3 並口及總線設計
§ 3.3.4 RS-232接口總線
§ 3.3.5 RS-422和RS-423標準接口連接方法
§ 3.3.6 RS-485標準接口與聯接方法
第四節 單板硬件設計指南
§ 3.4.1 電源濾波
§ 3.4.2 帶電插撥座
§ 3.4.3 上下接電阻
§ 3.4.4 LD的標準電路
§ 3.4.5 高速時鐘線設計
§ 3.4.6 接口驅動及支持芯片
§ 3.4.7 復位電路
§ 3.4.8 Watchdog電路
§ 3.4.9 單板調試端口設計及常用儀器
第五節 邏輯電平設計與轉換
§ 3.5.1 TTL、ECL、PECL、CMOS標準
§ 3.5.2 TTL、ECL、MUSII連爲電平轉換
第六節 母板設計指南
§ 3.6.1 公司常用母板簡介
§ 3.6.2 高速傳輸線理論與設計
§ 3.6.3 總線阻抗匹配、總線驅動及端接
§ 3.6.4 佈線策略與電磁干擾
第七節 單板軟件開發
§ 3.7.1 常用CPU介紹
§ 3.7.2 開發環境
§ 3.7.3 單板軟件調試
§ 3.7.4 編程規範
第八節 硬件整體設計
§ 3.8.1 接地設計
§ 3.8.2 電源設計
§ 3.8.3 防雷與保護
第九節 時鐘、同步與時鐘分配
§ 3.9.1 時鐘信號的作用
§ 3.9.2 時鐘原理及性能指標測試
第十節 DSP開發技術
§ 3.10.1 DSP 概述
§ 3.10.2 DSP的特點與應用
§ 3.10.3 TMS320 C54X DSP的結構
第四章 常用通信協議及標準
第一節 國際標準化組織
§ 4.1.1 ISO
§ 4.1.2 CCITT及ITU－T
§ 4.1.3 IEEE
§ 4.1.4 ETSI
§ 4.1.5 ANSI
§ 4.1.6 TIA/EIA
§ 4.1.7 Bell Core
第二節 硬件開發常用通信標準
§ 4.2.1 ISO開放系統自聯模型
§ 4.2.2 CCITT G系列建議
§ 4.2.3 I系列標準
§ 4.2.4 V系列標準
§ 4.2.5 TIA/EIA系列接口標準
§ 4.2.6 CCITT X系列建議
§ 4.2.7 IEEE常用標準
第五章 物料選型與申購(物料部)
第一節 物料選型的基本原則
§5.1.1常用物料選型的基本原則
§5.1.2 專業物料選型的基本原則
第二節 IC的選型
§5.2.1 IC的常用技術指標
§5.2.2 常用IC選型舉例
第三節 阻容器件的選型
§5.3.1 電阻器的選型
§5.3.2 電容器的選型
§5.3.3 電感器的選型
§5.3.4 電纜及接插件標準與選用
第四節 物料申購流程
§5.4.1 物料流程文件介紹
§5.4.2 物料流程詳解
§ 5.4.3 物料申購案例分析
第五節 接觸供應商須知
第六節 MRPII及BOM基礎和使用
參考讀物
附錄 四 公司物料申購流程文件
附錄 五 公司器件選型廠家一覽表
附錄 六 公司物料名稱命名一覽表
第六章 實驗室
第一節 中央研究部實驗室管理條件
第二節 中研部實驗室環境檢查評分細則
附錄一
硬件開發流程
符錄二
PCB技術板流程
符錄三
硬件文檔編寫規範
FPGA歸檔要求
FPGA(Field Programmable Gate Array)已廣泛用於硬件的邏輯設計中，在其開發過程中，出現了多種版本的開發工具，而每一種版本，從原理圖輸入到最終形成加載文件需要對一些參數進行設定，爲了更好地利用已開發的成果，避免在文件的傳遞過程中出現錯誤或誤解，我們在歸檔時，除了按要求對硬件作必要說明 ，還應針對FPGA作專門說明。
（由於我公司用Xilinx公司的FPGA較多，這裏以其爲例，其它公司FPGA產品可類似）。
1、歸檔文件種類
歸檔文件必須有如下文件：
（1）原理圖（包括所有子層的原理圖）或VHDL語言描述的邏輯設計文件；
（2）單層結構的網圖文件，即XFF文件；
（3）已佈線的LCA文件；
（4）可直接卸載的bit和MCS文件；
（5）除標準庫外，定義的所有庫文件；
（6）Viewdraw.INI文件；
（7）仿真文件；(當需要對某些重要波形進行控制時，提供)
（8） 生成的佈線指導文件Guide文件。（對佈線要求嚴格，編譯選項有
Guide時, 提供）
2、加載文件的編程說明
（1）FPGA的工作模式及加載方式；
（2）加載文件的編程工具；
（3）對MCS文件的編程過程；
（4）復位位說明。
3、使用開發工具，及參數選擇說明
（1）開發工具的類型及版本：
如Viewlogic DOS 版FPGA開發工具,版本號4.00版
Foundation windows版FPGA開發工具,版本號2.00版
（2）採用器件系列庫：
如：XC3000…… XC5000等
（3）開發使用的計算機環境（硬件、軟件環境）
（4）使用FPGA具體器件的詳細型號
如：XC4003EPLCC84－5
注：對有重點要求的參數如速率、溫度等，需在此作一說明
（5）原理圖中定義的關鍵網絡有特殊要求電路的說明
如：時延要求、長線驅動、快速I/O等
（6）編譯後，FPGA引腳定義
（7）自動佈線的參數說明
每一種FPGA開發工具都提供自動佈線功能，當佈線的參數選擇不同時，編輯後的結果可能差別很大，必須對要求的參數選擇進行說明，下面列出部分常用參數選擇項供參考。（說明：實際中，只需把要求的選項列出）。
附:自動佈線的參數設置
（A）Foundation版本或Viewlogic Windows版本
Xilinx FPGA XC4000 implemenlation
1.lmplementation
A.Placement Effort( )1–4
Routimg Effort ( )1–4
B.Use Xact-Performance( )
2.Optimization
( )Trim Unconnected Signats
( )Use Global Resources For High fan-out Signals
( )Create RPMs for Register-based X-Blox Modules
( )Merge Flip-Flop into I/Os
3.Guide/Resource
A.Resoutces Available fot Fouting
CLBs:( )Partially Used ( )Any
( )Unused Gloabal buffers
B.Guide Placement
( )AllBlocks ( )Only block that Have Routed Signals
C. Guide Routing
locking Routing ( )None ( )Whole Signails ( )All
Xilinx FPGA XC4000 Configuation
1.Configuration
Configuration Rate:( )Fast (Slow)
TDO:( )Float ( )Pull-up ( )Pull-down
M1:( )flat ( )Pull-up ( )Pull-down
DONE: ( )Pull-up ( )Pull-down
( )performance CRC Durng Configuration
( )Produce ASCII Configlration File
// XC4000E:Inputs threshold:( )TTL ( )CMOS
Outpus threshold:( )TTL ( )CMOS
Configuration Pins:
M0:( )Foat ( )Pull-up ( )Pull-down
M2:( )Foat ( )Pull-up ( )Pull-down
2.Startup
Startup clock:( )clock ( )user clock
( )Synchronize Startup to Done IN Pin
Output Events
Done: ( )C1 ( )2 ( )C3 ( )C4
Enable Outpts:( )C2 ( )C3 ()C4
Release Set/Reset: ( )C2 ( )C3 ( )C4
3.Readback
Clock:( )clock ( )user clock
( )Capture CLBIOB Outputs wher TR G Goes Active
( )Abort Readback when TRIG Eces Inactive
SC4000 Optional Targets
( )Produce Timing Simulation Date
( )Produce Timing Report
( )Produce Configuration Data
Xilinx FPGA XC3000 Implementation
1.Implementation
A.Placement Effort ( )1—4
Routing Effort ( )1—4
B.Use Xact-Performance ( )
2.Optimization
( )Trim Unconnected Signais
( )Pack Design
( )Use Global Resourece For High Fan-out Signas
( )Create RPMs for Register-beased X-Blox Modules
( )Merge Flip-Flop into I/Os
3.Guide/Resoutce
A.Resources Available fot Fouting
CLBs:( )Partially Used ( )Any ( )None
Unused Global Buffers
B.Guide Placement
( )All Blocks ( )Only Block that Have Routed Signats
C. Guide Routing
Locking Routing ( )None ( )Whole Signals ( )All
Silinx FPGA XC3000 Configuration
1.Configuration:
Inputs threshole 😦 )TTL ( )CMOS
Configuration Pins:
Done/Program:( )Float ( )Pull-up
Crystal Oscillator:( )Disable ( )Enable ( )Enable (Divide by 2)
2.Startup
Statup clock:( )clock ( )user clock
( )Synchornize Startup to Done INPin
Output Events:
Done:( )C1 ( )C2 ( )C3 ( )C4
Enable Outputs ( )C2 ( )C3 ( )C4
Release Set/Reset: ( )C2 ( )C3 ( )C4
3.Readback
Mode:( )Never ( )Once ( )On Command
Output Events:
Done:( )Before I/O Active ( )After I/O Active
Reset:( )Before I/O Active ( )After I/O Active
SC3000 Optional Targets
( )Produce Timing simulation Data
( )Produce timing Report
( ) Produce Configuration Data
Foundation
Xilinx FPGA XC5200 Implemcntation
1.Implememtation
A.Placement Effort ( )1–4
Routing Effort ( )1–4
B.Use Xact-Performance ( )
2.Optimization
( )Trim Unconnected Signais
( )use Global Resources For High Fan-out Signals
( )Create RPMs for Register-based X-Blox Modules
3.Guide/Resource
A.Resources Available fot Fouting
CLBs:( )partially used ( )Any
Unused global Buffers
B.Guide Placement
( )All Blocks ( )Only block that Have Routed Signats
C. Guide Routing
Locking Routing ( )None ( )Whole Signals ( )All
Xilinx FPGA XC5200 Configuration
1.Configuration
Inputs threshold:( )TTL ( )CMOS
configuration Rate:( )Fast ( )Slow ( )Wed
configuration Pins:
Program:( )flcat ( )Pull-up
Done: ( )Float ( )Pull-up
Perform CRC During Configuration ( )
Produce ASCII configuration File( )
2.Startup
Startup clock 😦 )clock ( )user clock
( )Synchronize Statuup to Done IN Pin
Output Events:
Done:( )C1 ( )C2 ( )C3 ( )C4
enable Outputs 😦 )C2 ( )C3 ( )C4
Release Set/Reset: ( )C2 ( )C3 ( )C4
3.Readback
Clock 😦 )clock ( )user clock
( )Capture CLB/IOB Outputs when TRG Goes Active
( )Abort Readback when TRIG Genes Inactive
Optional Targets
( )Produce Timing Simulation Data
( )Produce Timing Report
( )Produce Configuration Data
2.Startup
Startup clock 😦 )clock ( )user clock
( )Synchronize Statuip to Done IN Pin
Output Events
Done: ( )C1 ( )C2 ( )C3 ( )C4
Enable Optputs:( )C2 ( )C3 ( )C4
Release Set/Reset : ( )C2 ( )C3 ( )C4
3.Readback
Clock ( )clock ( )user clock
( )Capture CLB/IOB Outputs when TRG Goes Active
( )Abort Readback when TRIG Geses Inactive
Optional Targets
( )Produce Timing Simulaton Data
( )Produce Timing Report
( )Produce configuration Data
2.Startup
Startup clock 😦 )clock ( ) user clock
( )Synchronize Startup to Done IN Pin
Makebit
－I (lgnore Critical Net Flags on Nets)
－U (Enable Mackebits to Tle using critical nets)
－B (Create rawbits file in RBT)
－C (Cmos inputs)
－D (Create DRC report in DRC)
－J (Suppress making bitstream)
－L (Create Readback into file in .LL)
－M (Creare mack file in .MSK)
－MBO=(File) (Read Makebits options from FILE)
－N (Save tied desigt)
－O (Output filemame)
－P (No pullup on LCA Done pad)
－R0 (Disable readblack)
－R1 (Enable readback once)
－R2 (Enable readback mary)
－S0 (Disable Oscillator)
－S1 (Enable Oscillator)
－S2 (Enable Oscillator Div 2)
－T (Tiedown Unused Interoonnect)
－V (verbose Mode)
－XA (Done after IOBs active)
－XB (Done before IOBs active)
－YA (Reset after IOBs active)
－YB (Reset before IOBs avtive)
(B) ViewLog DOS版本
Xmake的部分選項
－X Use XNF files only
－L Use old library only
－B perform XBLOX opfimization
－I 〈file〉 Use PPR Guide file
－G Generate MAK file only
－O Don’t redirect output
－R Force re-execation of all programs
－V Verbose message made
Makebit
－Input TTL ( ) COMS( )
－Donepad Pullup( ) NoPullup( )
－Read 0( ) 1( ) Cmd( )
－XtaIOsc Disable( ) Enable( ) DIV2( )
－DoneTime Before( ) After( )
－RestTime Before( ) After( )