Serdes原理與設計實踐之一：Serdes簡介
1. Serdes簡介
爲了提高接口傳輸帶寬，設計中經常採用並行總線設計。並行總線通過提高時鐘速率和數據位寬來提高傳輸帶寬。限制接口傳輸帶寬主要有2個方面：
a. 時鐘速率。它決定了發送和接收端的採樣速率。
隨着時鐘速率的提高，由於傳輸通路的非理想性，會帶來嚴重的信號完整性問題，導致接收端無法正確解析接收到的信號。較高的時鐘速率對應的採樣窗口縮小，對芯片設計也提出了較高要求。
b. 數據位寬。它決定了每次傳輸的數據量。
提高數據位寬，需要佔用較多的芯片IO。同時，不同IO之間的Skew也會導致採樣困難。
因此，在實際設計中，不可能無限制的提高時鐘頻率和數據位寬。SerDes技術在一定程度上幫助解決了這一問題。
Serializer：串行器。將n bit並行數據串化爲1 lane的高速串行數據。
CODE：編碼器。對高速串行數據進行編碼，例如：8b/10b，128b/130b等。主要有兩個方面的作用：一是平衡傳輸中0和1的個數，防止共模點偏離零點；二是保證信號線有一定的翻轉，使CDR能夠從數據流中獲得時鐘；三是保證數據複雜度，使接收端可以對CTLE、DFE等模塊正確進行training。接收端接收數據後CTLE和DFE要做training，以獲得對恢復數據最有效的參數。如果數據碼型過於簡單，則接收端training後得到的參數無法適應複雜碼型的恢復。
FFE：Feed Forward Equalization前饋均衡器，即預加重均衡器。非理想信道的傳輸對高頻分量有較大的衰減。爲了補償傳輸過程中的衰減，在將信號發送到傳輸信道上之前，對編碼後的傳輸數據進行高頻分量補償，這就是預加重均衡。FFE由延遲電路（D）、乘法器和加法器組成，延遲電路的時間延遲正好是1 bit時間。以一階延遲電路爲例：輸出bit電壓=n bit電壓+c1*(n-1) bit電壓+c2*(n-2) bit電壓+…。其中，c1/c2爲乘法器係數，n-1代表前1 bit，下同。下圖爲一階抽頭電路的圖例，其中c1=-0.2：
PCB：物理傳輸通道。由於是非理想通道，信號在傳輸過程中會衰減，高頻分量的衰減大於低頻分量的衰減。
CTLE：Continuous-time Linear Equalization連續時間線性均衡器。它是一個模擬均衡器，作用等效於放大器+高通濾波器。接收到信道上傳輸的信號後，先將整個信號等比放大，然後通過高通濾波器，低頻分量衰減的多，高頻分量只有少量衰減。目的也是加大高頻分量與低頻分量的能量比。
DFE：Decision Feedback Equalizer判決反饋均衡器。它是一個數字均衡器，由FIR濾波器、加法器和用於符號判決的判決器組成。FIR濾波器由n階乘法器和延遲電路組成，延遲電路將輸入延遲1 bit時間。判決器將模擬信號數字化。以三階延遲電路爲例：n bit輸出=n bit值+c1*(n-1) bit值+c2*(n-2) bit值+c3*(n-3) bit值。其結果也是增強高頻分量，加大了高頻分量與低頻分量的能量比。在實際應用中，DFE會根據接收到的數字眼圖，經過training，對乘法器係數進行調整，以達到最優結果。正是因爲DFE的training功能，發送端更需要對傳輸的數據進行編碼，使DFE能夠獲得更多的碼型進行處理。
Decode：解碼器。對高速串行數據進行解碼，恢復出來源碼。
De-serializer：解串器。將高速串行數據恢復成n bit並行數據。
在整個數據通路中，信號通過PCB會造成較大的高頻衰減，FFE、CTLE、DFE則通過各種方式解決高頻衰減的問題。
Serdes的基本原理就介紹到這裏，後續將繼續介紹Serdes的設計和調試。
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Serdes原理與設計實踐之二：Serdes設計流程
2. Serdes設計流程
確定系統的傳輸能力（仿真、測試）
有的芯片廠商在芯片spec中已經提供了設計指導，一般是鏈路衰減限制或在某種板材、層疊下PCB上走線最長限制。如果沒有設計指導，就需要設計者進行前仿真，以確定傳輸能力極限。可按照下面幾個步驟實現：
1）獲取TX、RX的仿真模型。
2）搭建仿真鏈路。
3）進行仿真，看仿真結果是否滿足接收端要求。通常是觀察接收端信號是否滿足眼圖要求。
4）根據仿真結果，調整傳輸通道的參數，使其達到接收端極限值。此時得到的傳輸通道參數即爲系統傳輸能力極限。
如果應用環境接近仿真的極限結果，還需要通過測試進行實際驗證。因爲實際應用環境比仿真環境要複雜的多。
實際應用測試可按照下面幾步去實現：
1）收發芯片不直接相連，兩端都預留出連接器。
2）設計帶有不同長度傳輸線的PCB，兩端預留與帶有收發芯片的板子對接的連接器。根據仿真和實際應用確定傳輸線長度。例如，傳輸線有5inch、10inch、20inch、30inch等等。
3）通過高頻電纜將2）中的傳輸線與收發芯片板相連，測試出在哪種長度下，接收端誤碼不再滿足要求。
最後，對比仿真和實測結果是否吻合。
設計傳輸通道，保證通道損耗在傳輸能力範圍內
在確定了系統的傳輸能力的情況下，我們就可以在設計中去具體實現了。
根據系統的傳輸能力及項目其它需求，確定傳輸通道設計方案。初步設計完成後，需進行後仿真，驗證接收端是否滿足要求，同時也要留有足夠的裕量。
具體PCB設計時，主要考慮兩方面：
1）降低傳輸通道損耗
使用低損耗板材。
走線長度應儘量短。
差分對要等長，過孔位置要一致，減少P/N之間的skew。
走線不要太細。特定情況下可以通過隔層參考增加線寬。
減少換層，保證通路上最多隻有兩端有換層孔。
過孔設計。如果採用通孔設計，最好是使用背鑽。過孔旁邊要有伴地孔。
如果收發之間有連接器，儘量選用低損耗、有阻抗控制的連接器。
2）控制收發之間的串擾及周圍信號對收發信號的串擾。
收發最好不同層。
由於條件限制，收發必須同層的話，要保證收發之間有足夠的隔離。
如果收發連接使用了連接器，進行pin分配時，要確保收發pin之間有足夠的隔離。同時信號pin要鄰地。
根據具體實現，確定各補償模塊補償值
傳輸通道確定後，通過後仿真確定傳輸損耗。根據仿真得到的和傳輸通道損耗值，合理分配發送端和接收端各補償模塊的補償值。最後進行整個鏈路的時域仿真，確定接收端眼圖是否滿足要求。
後續將繼續介紹Serdes如何調試。
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Serdes原理與設計實踐之三：Serdes調試過程
3. Serdes調試過程
1. 確定可配置參數及可獲得的參數
Serdes可配置參數一般包括髮送端的預加重、接收端的CTLE和DFE。具體有哪些參數可配置，需要查發送端和接收端芯片的spec來確定。
預加重：通常可配置前一階和後一階乘法器的係數。
CTLE：多數情況下是自適應的，某些設計是可配置的。通過查看接收端芯片spec來確定。
DFE：通常可配置的參數有DFE控制和tap數。
數字眼圖：中高端芯片通常可以提供數字眼圖功能，可以通過讀寄存器等方式獲得芯片接收機內部經過補償後的眼圖質量。
2. 確定接收端要求
數據速率較低時，接收端芯片一般是有實際眼圖的要求。
數據速率較高時，接收端芯片一般是有數字眼圖的要求。如果spec裏沒有，可與接收端芯片廠家溝通，獲得數字眼圖的要求。在芯片廠家無法提供這一要求的情況下，就需要在確定系統傳輸能力時，通過測量得出誤碼率和數字眼圖的關係，以此來作爲調試標準。
3. 調整可配置參數，使接收端滿足spec要求
當數據速率較低時（一般不超過5Gbps），可使用示波器直接測量接收端實際眼圖。通過調整預加重參數，實時測量，並與spec提供的眼圖模板進行比較，看是否滿足接收端要求。
當數據速率較高時，直接測試誤差較大，需要使用數字眼圖功能評估鏈路質量。需先確定CTLE和DFE的參數，然後調整Tx端預加重參數。每調整一次預加重參數，可以得到一個數字眼圖，將其與spec裏數字眼圖要求進行比較，確定是否滿足要求。
4. 進行壓力測試
壓力測試在高低溫環境下進行。一般情況下，只調整預加重參數。測試通常分爲兩部分：
1）測試現有配置參數是否能夠通過壓力測試。如果不能通過測試，證明現有配置參數不太合理，需要進行調整。
2）將已配置好的參數向兩端適當調整，看是否能夠通過壓力測試。如果不能通過測試，則說明現有配置參數可能處在配置範圍的邊緣，需根具情況將配置參數向中間調整，以保證系統有足夠的裕量。
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