Synthesis Timing Constraints

 

1. 時鐘約束

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• create_generated_clock 

 

master clk和generated clk的關係如下，相位相反

 

約束語句: 將source clock設置在觸發器的clock端。如下：

create_generated_clock -name CLKdiv2 \

-divide_by 2 \

-source [get_pins Udiv/CP] \

[get_pins Udiv/Q]

這樣generated clock和source clock的關係和聲明的一直。工具會根據聲明的source clock 找到它的master clock，同時確定source clock和master clock相位相反的關係，由此就確定了generated clock和master clock的關係。