一 digital_clock設計需求
本設計採用FPGA，實現核心控制。利用獨立按鍵當作輸入，利用六位一體的共陽極數碼管作爲顯示設備。具體要求如下：
1.數字鐘要求顯示時間、日期、鬧鐘時間。本設計採用verilog，芯片爲50MHZ的EP4CE10F17C8N，實現核心控制。
2.顯示時利用小數點將所顯示內容分開。（例：19.12.55）
3.外部輸入的按鍵有，切換按鍵，調整按鍵，加按鍵，減按鍵。具體功能如下：
數字鐘要求顯示時間、日期、鬧鐘設定時間。利用切換按鍵進行年月日、時間、鬧鐘定時操作，三種狀態均可用增減兩個按鍵進行調整，對於選中的數碼管調整位，通過閃爍表示已經選中，例如：首先切換至日期，選中表示“年”的數碼管，那麼選中的位進行0.5秒的閃爍表示選中，其次可通過增減按鍵進行數字的增減。另外在按鍵消抖後，每次按鍵按下，蜂鳴器響表示已經按下；設定的鬧鐘到時候，按下任何按鍵均停止蜂鳴器，若沒有按鍵按下，蜂鳴器長響至1min時長後，自動停止。
二 頂層設計
三 架構圖
由於涉及代碼過多，各子模塊繁瑣，已經將程序上傳至主頁，包括設計文檔，需要的請自行下載。
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