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3.1總線架構隨着深亞微米工藝技術日益成熟，集成電路芯片的規模越來越大。數字IC從基於時序驅動的設計方法，發展到基於IP複用的設計方法，並在SOC設計中得到了廣泛應用。在基於IP複用的SoC（System on Chip的縮寫，稱爲系統級芯片,也有稱片上系統）設計中，片上總線設計是最關鍵的問題。爲此，業界出現了很多片上總線標準。其中，由ARM公司推出的AMBA片上總線受到了廣大IP開發商和SoC系統集成者的青睞，已成爲一種流行的工業標準片上結構。AMBA規範主要包括了AHB(Advanced High performance Bus)系統總線和APB(Advanced Peripheral Bus)外圍總線。 Cortex—M0屬於ARMv6-M架構，包括1顆專爲嵌入式應用而設計的ARM核、緊耦合的可嵌套中斷微控制器NVIC、可選的喚醒中斷控制器WIC，對外提供了基於AMBA結構（高級微控制器總線架構）的AHB-lite總線和基於CoreSight技術的SWD或JTAG調試接口，如圖3.1-2所示。Cortex-M0微控制器的硬件實現包含多個可配置選項：中斷數量、WIC、睡眠模式和節能措施、存儲系統大小端模式、系統滴答時鐘等，半導體廠商可以根據應用需要選擇合理的配置。
圖3.1-2 Cortex-M0架構
3.1.1 什麼是AMBAARM研發的AMBA(Advanced Microcontroller Bus Architecture)提供一種特殊的機制，可將RISC微控制器集成在其它IP芯核和外設中，2.0版AMBA標準定義了三組總線：AHB(AMBA高性能總線)、ASB(AMBA系統總線)、和APB(AMBA外設總線)。 1) AHB（the Advanced High-performance Bus） 由主模塊、從模塊和基礎結構(Infrastructure)3部分組成，整個AHB總線上的傳輸都由主模塊發出，由從模塊負責迴應。基礎結構則由仲裁器(arbiter)、主模塊到從模塊的多路器、從模塊到主模塊的多路器、譯碼器(decoder)、虛擬從模塊(dummy Slave)、虛擬主模塊(dummy Master)所組成，是應用於高性能、高時鐘頻率的系統模塊，它構成了高性能的系統骨幹總線（back-bone bus）。它主要支持的特性是： l 數據突發傳輸（burst transfer） l 數據分割傳輸（split transaction） l 流水線方式 l 一個週期內完成總線主設備（master）對總線控制權的交接 l 單時鐘沿操作 l 內部無三態實現 l 更寬的數據總線寬度（最低32位，最高可達1024位，但推薦不要超過256位） 2) ASB（the Advanced System Bus） 是第一代AMBA系統總線，同AHB相比，它數據寬度要小一些，它支持的典型數據寬度爲8位、16位、32位。它的主要特徵如下： l 流水線方式 l 數據突發傳送 l 多總線主設備 l 內部有三態實現 3) APB（the Advanced Peripheral Bus） 是本地二級總線（local secondary bus ），通過橋和AHB/ASB相連。它主要是爲了滿足不需要高性能流水線接口或不需要高帶寬接口的設備的互連。APB的總線信號經改進後全和時鐘上升沿相關，這種改進的主要優點如下： l 更易達到高頻率的操作 l 性能和時鐘的佔空比無關 l STA 單時鐘沿簡化了 l 無需對自動插入測試鏈作特別考慮 l 更易與基於週期的仿真器集成 APB 只有一個APB橋，它將來自AHB/ASB的信號轉換爲合適的形式以滿足掛在APB上的設備的要求，如串口、定時器等。橋要負責鎖存地址、數據以及控制信號，同時要進行二次譯碼以選擇相應的APB設備。
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書籍名稱：ARM Cortex-M0原理與應用實踐 書籍下載地址：http://download.csdn.net/detail/k125008301/4070709
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【Cortex-M0】3 ARM Cortex-M0
ARM
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