在任務管理器中將xsimk.exe進程結束即可，重新進行行爲級仿真
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Verilog中casex/case/casez區別一圖看懂舉例待補充參考資料 一圖看懂 z表示高阻態，x表示不定狀態，因此在casex中對於x和z的位置不關注，只關注0-低電平和1-高電平的位置是否相同。 舉例 在下面的代碼中
