原创 UVM——寄存器模型相關的一些函數
0. 引言 在UVM支持的寄存器操作中,有get、update、mirror、write等等一些方法,在這裏整理一下他們的用法。 寄存器模型中的寄存器值應該與DUT保持同步,但是由於DUT的值是實時更新的,所以寄存器模型並不能實時
原创 自動駕駛芯片
1. L4級自動駕駛芯片 L4級自動駕駛方案芯片選型---AI芯片選型 1.1 英偉達 豐田、沃爾沃與英偉達的自動駕駛芯片 1.2 特斯拉自研自動駕駛芯片 特斯拉自動駕駛芯片封神?福布斯:先搞定這6個問題再說
原创 anaconda使用
參考: 1. https://blog.csdn.net/ITLearnHall/article/details/81708148 2. https://cloud.tencent.com/developer/ask/132028 【
原创 SV——在Verilog和SV的block中定義局部變量
0. 介紹 在Verilog和systemverilog中的begin..end和fork..join block中都可以定義局部變量。但有區別。 1. Verilog Verilog allows local variable
原创 SV——Verilog和System Verilog中字面值表示
0. 介紹 字面值(literal integer)就是類似5、'h10這種值。 1. syntax <size>'s<base><value> <size> is optional. If given, it specifie
原创 異步復位 同步釋放
異步復位 同步釋放 在進行時序分析的時候要保證傳輸的信號滿足建立時間和保持時間,避免採樣發生亞穩態(亞穩態會造成採樣不確定;亞穩態傳播)。同樣復位信號在復位和釋放的時候也要滿足建立時間和保持時間。一般採用異步復位同步釋放的方
原创 AMBA——總線仲裁
來源: 在一篇中文期刊上看到的。 1. AHB仲裁器信號: 2. 仲裁過程包括四個基本步驟: 1.主設備使用HBuSREQx信號請求訪問總線; 2.仲裁器置位相應的HGRATx信號,表示主設備的申請已成功,它將在當前傳輸
原创 SV——聲明和例化
1. class constructor ---- new SV中通過new構造函數來創建對象,在創建對象的過程中,可以做一些初始化工作。 new函數沒有返回值,他的返回類型就是賦值表達式中左值的類型。 如果沒有自己定義new函數,那麼S
原创 SV——generate constructs
0. 介紹 generate構建是用來例化一個或者多個generate block;generate block可以是module item、一段語句或者嵌套的generate block。但不能有端口聲明。 genera
原创 Cache直接映射、組相連映射以及全相連映射(轉載)
說明: 這篇文章挺好,轉載一下,防止迷路。 轉載: https://my.oschina.net/fileoptions/blog/1630855 Cache的容量很小,它保存的內容只是主存內容的一個子集,且Cache與主
原创 SV——automatic
參考: IEEE 1800 6.21 Scope and lifetime 1. SV中變量存儲 Variables declared outside a module, program, interface, checker, t
原创 Cache的寫回策略(轉)
說明: 之前買了個網上的教學《深入淺出計算機組成原理》,正好有一篇講Cache的文章。從網站上沒法直接複製,截了點圖放在這裏了。 講的雲裏霧裏,不好。 在CSDN中找到一個:https://blog.csdn.net/dark5669/a
原创 sv——static關鍵字
static class property 如果變量需要在不同的對象中共享,那麼可以把這個變成定義成靜態變量。 靜態變量在聲明對象句柄的時候就分配內存空間。 The static class properties can be use
原创 SV——類型轉換$cast
0. 介紹 在SV中類型轉換有很多,在這裏先將類型轉換分成兩種,靜態類型轉換和動態轉換。 靜態轉換就是用cast operator——單引號(‘)。 動態轉換用$cast。 1. 靜態轉換 static cast(’) 語法如下:
原创 AMBA——slave的HREADY信號
在前幾天的ARM面試中,被問到總線架構,主要是AMBA那一套東西。對於AMBA之前上課學過一點,但很膚淺。爲了面試上網查了一下、也看了部分協議補充了一下,但是接觸的少,理解的不深入,被問到之前沒遇到的東西,就被難住了。問了我sla