原创 Verilog 有符號數與無符號數運算
無符號數運算，左值位寬不夠，發生截斷的現象 reg [3:0] a = 4'b1111;//15 reg [3:0] b = 4'b0010;//2 wire [3:0] c
2020-05-21 10:18:06
8
原创 Xilinx FPGA 將寄存器放入IOB中
xilinx FPGA的資源一般指IOB,CLB,BRAM,DCM,DSP五種資源。其中IOB就是input/output block，完成不同電氣特性下對輸入輸出信號的的驅動和匹配要求。 IOB的作用就是完成信號的採集和輸出
2020-05-17 05:19:27
139
原创 FPGA LUT查找表原理和編程方式
一、查找表 LUT就是查找表，對於4輸入的LUT而言，實際上就是4位地址位，一位數據位的存儲器，能夠存儲16位數據，所以我們在FPGA設計中可以用LUT組建分佈式的RAM。 這樣也可以解釋我們在設計中爲什麼要採用流水線的實現方法
2020-05-17 05:19:27
57
原创 ZYNQ 啓動過程
轉載自：http://design.eccn.com/design_2016120213185392.htm 本文主要介紹zynq啓動過程，主要包括BootROM和FSBL等的執行過程。 硬件啓動過程 1、重新上電或POR復位後
2020-05-17 05:19:27
12
原创 Verilog-2001的向量部分選擇
Verilog-2001的向量部分選擇 什麼是向量部分選擇呢？ verilog-2001 LRM中有這麼一句話： 對於a[8*i+:8]，this is the so-called “Indexed vector part sel
2020-05-14 22:00:04
12
原创 XILINX靜態時序分析專題一：setup time
好記性不如爛筆頭，記錄下vivado寄存器與寄存器之間的時序分析方法，本篇介紹vivado setup的分析方法，本篇爲個人理解，如有錯誤，望指正。 如下面幾幅圖所示，主要分爲四個部分： 從圖中可以看出這條路徑的基本信息，sl
2020-05-14 22:00:04
原创 Verilog generate循環
一：generate Verilog-2001添加了generate循環，允許產生module和primitive的多個實例化，同時也可以產生多個variable，net，task，function，continous assig
2020-05-14 22:00:04
5
原创 Xilinx FPGA全局時鐘網絡
在 Xilinx 系列 FPGA 產品中，全局時鐘網絡是一種全局佈線資源，它可以保證時鐘信號到達各個目標邏輯單元的時延基本相同。其時鐘分配樹結構如圖1所示。 IBUFDS、IBUFGDS和OBUFDS都是差分信號緩衝器，用於不同
2020-05-14 22:00:04
1
原创 yolov3-tiny工程應用和實現
目錄前言相關推薦yolov3-tiny 原理yolov3-tiny 源碼分析配置網絡結構下載權重文件將權重參數批量歸一化輸入圖像前向傳播網絡卷積層[convolution]池化層[maxpool]路由層[route]上採樣層[up
2020-04-19 10:47:59
2
原创 基於FPGA的bayer轉RGB算法
一.基本知識 Raw RGB 每個像素只有一種顏色（R、G、B中的一種）； RGB 每個像素都有三種顏色，每一個的值在0~255之間； 在手機攝像頭的測試過程中，由sensor輸出的數據就是Raw data（Raw RGB），經過
2020-03-14 10:33:26
1
原创 SDRAM_controller ---2017.12.13
這是我第一次開始自己在板子上做一個不大不小的項目，嗯，或者叫做小的自我測試，對於來到國科實習這麼久的一個考試。用了兩週半的時間，中間還穿插着被安排了做一點別的事情，結果只是勉強及格吧，很勉強，不謙虛，看到了自己很多的不足，這個行業
2020-03-14 10:33:26
2
原创 基於AXI Stream的VGA控制器
一.VGA 時序介紹 顯示器掃描方式分爲逐行掃描和隔行掃描：逐行掃描是掃描從屏幕左上角一點開始，從左像右逐點掃描，每掃描完一行,電子束回到屏幕的左邊下一行的起始位置，在這期間，CRT對電子束進行消隱，每行結束時，用行同步信號進行同
2020-03-14 10:33:26
6
原创 HLS debug記錄
上次調試碰到了一個雷區，一點細節沒注意，讓我調試了一下午，這次又是這個細節，調試了整整一天。懷疑了一切之後，終於看見了她。哎，又愛又恨啊，開篇博客記錄一下遇到的坑，一點點的積累。 1.現象: C Simulation正確
2020-03-14 10:33:26
原创 HLS 任意精度的數據類型
1、傳統C語言支持的數據類型，Vivado HLS不支持char16_t/char32_t兩種字符型數據類型。 圖1 2、從硬件角度看C語言的數據類型，較浪費資源。C語言中的數據類型以8bit爲界限，分爲8bit、16bit
2020-03-11 17:45:08
原创 vivado sdk debug記錄
在Vivado SDK進行軟件設計的時候，調用math.h函數的時候出現 undefined reference to `pow’，但是明明可以正確的打開math.h找到pow函數的聲明。 解決方案： 右鍵工程-Properti
2020-03-11 17:45:08
1