第一章：xilinx fpga設計流程
下圖爲詳細的xilinx fpga軟件設計流程
一、設計輸入和綜合
1、輸入設計：通過文本編輯器（.v文件），或者核生成器、或者原理圖輸入一個設計（.v文件）
2、對輸入的文件綜合產生網表文件：第三方綜合工具產生的爲edif（Electronic Design InterchangeFormat：電子設計交換格式）文件；xst（xilinx synthesis technology）產生的位NGC文件。
ps：1、在創建設計之後，可以直接進行功能仿真（對設計中的邏輯進行測試，判斷是否正常工作）；
2、xilinx的約束文件爲.ucf，包括：
映射約束：可以使用FMAP來確定邏輯塊如何映射到CLB（configuration logic block）；
模塊佈局：模塊佈局可限制在指定位置佈局邏輯；
時序規範：指定設計中路徑的時間要求，在佈局佈線時，PAR使用這些時間規範達到最佳性能；
二：設計實現
1、translate（轉換）：將網表文件和約束文件通過NGDbuild生成NGD（native generic database邏輯本地通用數據庫）文件；
2、映射（MAP）：輸入爲NGD文件，輸出爲NCD文件（NCD文件使設計被映射到xilinx FPGA內元件的物理描述）和PCF（物理約束）文件；
3、佈局佈線（PAR）：輸入映射後的NCD文件，生成一個佈局佈線後的NCD文件。
4、比特流生成（BitGen）：輸入爲完整的佈線的NCD文件，生成一個配置的比特流（.bit擴展名的二進制文件）
5、下載到芯片（iMPACT）：使用iMPACT圖形工具下載到芯片，或者使用PromGen程序將BIT文件轉化爲PROM文件，用iMPACT工具下載到PROM。
三、設計驗證：
包括三方面：仿真（功能和時間）、靜態時序分析、電路驗證；
1、仿真：RTL級仿真，包括例化的UniSim庫文件和LogiCORE模型；綜合後功能仿真須有門級UniSim庫元件或門級預佈線SimPrim庫元件；實現後，逆向註解時序仿真包括SimPrim庫元件；標準延遲格式（SDF）文件。
ps：逆向註解：在時序仿真之前，物理設計信息必須轉化並分配回邏輯設計，FPGA使用程序NetGen進行逆向註解過程。
2、靜態時序分析
可以使用時序報告程序和電路評估期（TRACE）命令行程序來運行靜態時序分析。也可以使用時序分析圖形化工具在執行這一功能。
3、電路驗證
a、設計規則檢查：BitGen中包括（design rule check，DRC）選項來評估NCD文件問題，除非使用-d選項，請他情況會自動調用DRC選項。
b、Xilinx設計下載電纜：可以通過iMPACT編程軟件和使用Xilinx下載電纜對設計進行下載回讀，並配置數據驗證。iMPACT編程軟件不能用來實時設計功能驗證。
c、探針：通過使用探針，不用重新佈局佈線，就能很快識別任何內部信號並通過可用I/O引腳將其連接，然後用邏輯分析儀或者示波器檢測。
d、ChipScore：xilinx官方板級調試工具。