關鍵詞：去耦（decouple）、旁路（Bypass）、等效串聯電感（ESL）、等效串聯電阻（ESR）、高速電路設計、電源完整性（PI）、信號完整性(SI)
在電源電路中，旁路和退耦都是爲了減少電源噪聲。旁路主要是爲了減少電源上的噪聲對器件本身的干擾（自我保護）；退耦是爲了減少器件產生的噪聲對電源的干擾（家醜不外揚）。有人說退耦是針對低頻、旁路是針對高頻，我認爲這樣說是不準確的，高速芯片內部開關操作可能高達上GHz，由此引起對電源線的干擾明顯已經不屬於低頻的範圍，爲此目的的退耦電容同樣需要有很好的高頻特性。本文以下討論中並不刻意區分退耦和旁路，認爲都是爲了濾除噪聲，而不管該噪聲的來源。
簡單說明了旁路和退耦之後，我們來看看芯片工作時是怎樣在電源線上產生干擾的。我們建立一個簡單的IO Buffer模型，輸出採用圖騰柱IO驅動電路，由兩個互補MOS管組成的輸出級驅動一個帶有串聯源端匹配電阻的傳輸線（傳輸線阻抗爲Z0）。
爲了做成純文檔的格式，儘量採用文字說明，不不採用圖片，這樣給理解帶來一定的困難，看官們見笑了。設電源引腳和地引腳的封裝電感和引線電感之和分別爲：Lv和Lg。兩個互補的MOS管（接地的NMOS和接電源的PMOS）簡單作爲開關使用。假設初始時刻傳輸線上各點的電壓和電流均爲零，在某一時刻器件將驅動傳輸線爲高電平，這時候器件就需要從電源管腳吸收電流。在時間T1，使PMOS管導通，電流從 PCB板上的VCC流入，流經封裝電感Lv，跨越PMOS管，串聯終端電阻，然後流入傳輸線，輸出電流幅度爲VCC/（2×Z0）。電流在傳輸線網絡上持續一個完整的返回（Round-Trip）時間，在時間T2結束。之後整個傳輸線處於電荷充滿狀態，不需要額外流入電流來維持。當電流瞬間涌過封裝電感 Lv時，將在芯片內部的電源提供點產生電壓被拉低的擾動。該擾動在電源中被稱之爲同步開關噪聲（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪聲。
在時間T3，關閉PMOS管，這一動作不會導致脈衝噪聲的產生，因爲在此之前PMOS管一直處於打開狀態且沒有電流流過的。同時打開NMOS管，這時傳輸線、地平面、封裝電感Lg以及NMOS管形成一回路，有瞬間電流流過開關B，這樣在芯片內部的地結點處產生參考電平點被擡高的擾動。該擾動在電源系統中被稱之爲地彈噪聲（Ground Bounce，我個人讀着地tan）。
實際電源系統中存在芯片引腳、PCB走線、電源層、底層等任何互連線都存 在一定電感值，因此上面就IC級分析的SSN和地彈噪聲在進行Board Level分析時，以同樣的方式存在，而不僅僅侷限於芯片內部。就整個電源分佈系統來說（Power Distribute System）來說，這就是所謂的電源電壓塌陷噪聲。因爲芯片輸出的開關操作以及芯片內部的操作，需要瞬時的從電源抽取較大的電流，而電源特性來說不能快速響應該電流變化，高速開關電源開關頻率也僅有MHz量級。爲了保證芯片附近電源線上的電壓不至於因爲SSN和地彈噪聲降低超過器件手冊規定的容限，這就需要在芯片附近爲高速電流需求提供一個儲能電容，這就是我們所要的退耦電容。
如果電容是理想的電容，選用越大的電容當然越好了，因爲越大電容越大，瞬時提供電量的能力越強，由此引起的電源軌道塌陷的值越低，電壓值越穩定。但是，實際的電容並不是理想器件，因爲材料、封裝等方面的影響，具備有電感、電阻等附加特性；尤其是在高頻環境中更表現的更像電感的電氣特性。我們都知道實際電容的模型簡單的以電容、電阻和電感建立。除電容的容量C以外，還包括以下寄生參數：
1、等效串聯電阻ESR（Resr）：電容器的等效串聯電阻是由電容器的引腳電阻與電容器兩個極板的等效電阻相串聯構成的。當有大的交流電流通過電容器，Resr使電容器消耗能量(從而產生損耗)，由此電容中常用用損耗因子表示該參數。
2、等效串聯電感ESL（Lesl）：電容器的等效串聯電感是由電容器的引腳電感與電容器兩個極板的等效電感串聯構成的。
3、等效並聯電阻EPR Rp ：就是我們通常所說的電容器泄漏電阻，在交流耦合應用、存儲應用(例如模擬積分器和採樣保持器)以及當電容器用於高阻抗電路時，Rp是一項重要參數，理想電容器中的電荷應該只隨外部電流變化。然而實際電容器中的Rp使電荷以RC時間常數決定的速度緩慢泄放。
還是兩個參數RDA、CDA 也是電容的分佈參數，但在實際的應該中影響比較小，這就省了吧。所以電容重要分佈參數的有三個：ESR、ESL、EPR。其中最重要的是ESR、 ESL，實際在分析電容模型的時候一般只用RLC簡化模型，即分析電容的C、ESR、ESL。因爲寄生參數的影響，尤其是ESL的影響，實際電容的頻率特性表現出阻抗和頻率成“V”字形的曲線，低頻時隨頻率的升高，電容阻抗降低；當到最低點時，電容阻抗等於ESR；之後隨頻率的升高，阻抗增加，表現出電感特性（歸功於ESL）。因此對電容的選擇需要考慮的不僅僅是容值，還需要綜合考慮其他因素。包括：
1、電容容值；2、電介質材料；3、電容的幾何尺寸和放置位置。
所有考慮的出發點都是爲了降低電源地之間的感抗（滿足電源最大容抗的條件下），在有瞬時大電流流過電源系統時，不至於產生大的噪聲干擾芯片的電源地引腳。選用常見的有兩種方法計算所需的電容：
簡單方法：由輸出驅動的變化計算所需退耦電容的大小；
複雜方法：由電源系統所允許的最大的感抗計算退耦電容的大小。
我們假設一個模型，在一個Vcc＝3.3V的SRAM系統中，有36根輸出數據線，單根數據線的負載爲Cload＝30pF（相當的大了），輸出驅動需要在Tr＝2ns（上升時間）內將負載從0V驅動到3.3V，該芯片資料裏規定的電源電壓要求是3.3V＋0.3V/-0.165V。
可以看出在SRAM的輸出同時從0V上升到3.3V時，從電源系統抽取的電流最大，我們選擇此時計算所需的退耦電容量。我們採用第一種計算方法進行計算，單根數據線所需要的電流大小爲：
I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA;
36根數據線同時翻轉時的電流大小爲Itot＝45mA×36＝1.62A。芯片允許的供電電壓降爲0.165V，假設我們允許該芯片在電源線上因爲SSN引入的噪聲爲50mV，那麼所需要的電容退耦電容爲：
C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF；
從標準容值表中選用兩個34nF的電容進行並聯以完成該值，正如上面提到的退耦電容的選擇在實際中並不是越大越好，因爲越大的電容具有更大的封裝，而更大的封裝可能引入更大的ESL，ESL的存在會引起在IC引腳處的電壓抖動（Glitching），這個可以通過V＝L×（di/dt）公式來說明，常見貼片電容的L大約是1.5nH，那麼V＝1.5nH×（1.62A/2ns）=1.2V，考慮整個Bypass迴路的等效電感之後，實際電路中glitch 會小於該值。通過前人做的一些仿真的和經驗的數據來看，退耦電容上的Glitch與同時驅動的總線數量有很大關係。
因爲ESL在高頻時覺得了電源線上的電流提供能力，我們採用第二種方法再次計算所需的退耦電容量。這中方法是從Board Level考慮單板，即從Bypass Loop的總的感抗角度進行電容的計算和選擇，因此更具有現實意義，當然需要考慮的因素也就越多，實際問題的解決總是這樣，需要一些折中，需要一點妥協。
同樣使用上面的假設，電源系統的總的感抗最大：
Xmax＝（dV/dI）＝0.05/1.62=31m歐；
在此，需要說明我們引入的去耦電容是爲了去除比電源的去耦電容沒有濾除的更高頻率的噪聲，例如在電路板級參數中串聯電感約爲Lserial＝5nH，那麼電源的退耦頻率：
Fbypass＝Xmax/(2pi×Lserial)＝982KHz，這就是電源本身的濾波頻率，當頻率高於此頻率時，電源電路的退耦電路不起作用，需要引入芯片的退耦電容進行濾波。另外引入另外一個參數——轉折點頻率Fknee，該頻率決定了數字電路中主要的能量分佈，高於該頻率的分量認爲對數字電路的上升沿和下降沿變化沒有貢獻。在High-Speed Digital Design:A Hand Book of Black Magic這本書的第一章就詳細的討論了該問題，在此不進行詳細說明。只是引入其中推倒的公式：
Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns；
可見Fknee遠遠大於Fbypass，5nH的串聯電感肯定是不行了。那麼計算：
Ltot＝Xmax/(2pi×Fknee)＝(Xmax×Tr/pi)=19.7pH;
如前面提到的常見的貼片電容的串聯電感在1.5nH左右，所需要的電容個數是：
N＝（Lserial/Ltot）=76個，另外當頻率降到Fbypass的時候，也應該滿足板級容抗需要即：
Carray=(1/（2pi×Fbypass×Xmax）)＝5.23uF；
Celement=Carray/N=69nF;
哇噻，真不是一個小數目啊，這麼多啊！如果單板上還有其他器件同時動作，那麼需要更多的電容呢!如果布不下，只能選擇其他具有更小電感值的電容了。
電容選擇上都採用的MLCC的電容進行退耦，常見的MLCC的電容因爲介質的不同可以進行不同的分類，可以分成NPO的第一類介質，X7R和Z5V等的第二、三類介質。EIA對第二、三類介質使用三個字母，按照電容值和溫度之間關係詳細分類爲：
第一個數字表示下限類別溫度：
X：－55度；Y：－30度；Z：＋10度
第二個數字表示上限溫度：
4：＋65度；5：＋85度；6：105度；7：125度；8：150度；
第三個數字表示25度容量誤差：
P：＋10％/-10％；R：＋15％/-15％；S：＋22％/-22％；
T：＋22％/-33％；U：＋22％/-56％；V：＋22％/-82％
例如我們常見的Z5V，表示工作溫度是10度～85度，標稱容量偏差＋22％/-82％，就這玩意兒我們還大用特用啊。
前輩們總是告訴我們這樣的經驗法則：“在電路板的電源接入端放置一個1～10μF的電容，濾除低頻噪聲；在電路板上每個器件的電源與地線之間放置一個0.01～0.1μF的電容，濾除高頻噪聲。”在書店裏能夠得到的大多數的高速PCB設計、高速數字電路設計的經典教程中也不厭其煩的引用該首選法則（老外俗稱Rule of Thumb）。但是爲什麼要這樣使用呢？
做電路的人都知道需要在芯片附近放一些小電容，至於放多大？放多少？怎麼放？將該問題講清楚的文章很多，只是比較零散的分佈於一些前輩的大作中。鄙人試着採用拾人牙慧的方法將幾個問題放在一起討論，希望能加深對該問題的理解；如果很不幸，這些對你的學習和工作正好稍有幫助，那我不勝榮幸的屁顛屁顛的了。
首先就我的理解介紹兩個常用的簡單概念。
什麼是旁路？旁路（Bypass），是指給信號中的某些有害部分提供一條低阻抗的通路。電源中高頻干擾是典型的無用成分，需要將其在進入目標芯片之前提前幹掉，一般我們採用電容到達該目的。用於該目的的電容就是所謂的旁路電容（Bypass Capacitor）,它利用了電容的頻率阻抗特性（理想電容的頻率特性隨頻率的升高，阻抗降低，這個地球人都知道），可以看出旁路電容主要針對高頻干擾（高是相對的，一般認爲20MHz以上爲高頻干擾，20MHz以下爲低頻紋波）。
什麼是退耦？退耦（Decouple），最早用於多級電路中，爲保證前後級間傳遞信號而不互相影響各級靜態工作點的而採取的措施。在電源中退耦表示，當芯片內部進行開關動作或輸出發生變化時，需要瞬時從電源線上抽取較大電流，該瞬時的大電流可能導致電源線上電壓的降低，從而引起對自身和其他器件的干擾。爲了減少這種干擾，需要在芯片附近設置一個儲電的“小水池”以提供這種瞬時的大電流能力。
首先就我的理解介紹兩個常用的簡單概念。
什麼是旁路？旁路（Bypass），是指給信號中的某些有害部分提供一條低阻抗的通路。電源中高頻干擾是典型的無用成分，需要將其在進入目標芯片之前提前幹掉，一般我們採用電容到達該目的。用於該目的的電容就是所謂的旁路電容（Bypass Capacitor）,它利用了電容的頻率阻抗特性（理想電容的頻率特性隨頻率的升高，阻抗降低，這個地球人都知道），可以看出旁路電容主要針對高頻干擾（高是相對的，一般認爲20MHz以上爲高頻干擾，20MHz以下爲低頻紋波）。
什麼是退耦？退耦（Decouple），最早用於多級電路中，爲保證前後級間傳遞信號而不互相影響各級靜態工作點的而採取的措施。在電源中退耦表示，當芯片內部進行開關動作或輸出發生變化時，需要瞬時從電源線上抽取較大電流，該瞬時的大電流可能導致電源線上電壓的降低，從而引起對自身和其他器件的干擾。爲了減少這種干擾，需要在芯片附近設置一個儲電的“小水池”以提供這種瞬時的大電流能力。
在電源電路中，旁路和退耦都是爲了減少電源噪聲。旁路主要是爲了減少電源上的噪聲對器件本身的干擾（自我保護）；退耦是爲了減少器件產生的噪聲對電源的干擾（家醜不外揚）。有人說退耦是針對低頻、旁路是針對高頻，我認爲這樣說是不準確的，高速芯片內部開關操作可能高達上GHz，由此引起對電源線的干擾明顯已經不屬於低頻的範圍，爲此目的的退耦電容同樣需要有很好的高頻特性。本文以下討論中並不刻意區分退耦和旁路，認爲都是爲了濾除噪聲，而不管該噪聲的來源。
簡單說明了旁路和退耦之後，我們來看看芯片工作時是怎樣在電源線上產生干擾的。我們建立一個簡單的IO Buffer模型，輸出採用圖騰柱IO驅動電路，由兩個互補MOS管組成的輸出級驅動一個帶有串聯源端匹配電阻的傳輸線（傳輸線阻抗爲Z0）。
爲了做成純文檔的格式，儘量採用文字說明，不不採用圖片，這樣給理解帶來一定的困難，看官們見笑了。設電源引腳和地引腳的封裝電感和引線電感之和分別爲：Lv和Lg。兩個互補的MOS管（接地的NMOS和接電源的PMOS）簡單作爲開關使用。假設初始時刻傳輸線上各點的電壓和電流均爲零，在某一時刻器件將驅動傳輸線爲高電平，這時候器件就需要從電源管腳吸收電流。在時間T1，使PMOS管導通，電流從 PCB板上的VCC流入，流經封裝電感Lv，跨越PMOS管，串聯終端電阻，然後流入傳輸線，輸出電流幅度爲VCC/（2×Z0）。電流在傳輸線網絡上持續一個完整的返回（Round-Trip）時間，在時間T2結束。之後整個傳輸線處於電荷充滿狀態，不需要額外流入電流來維持。當電流瞬間涌過封裝電感 Lv時，將在芯片內部的電源提供點產生電壓被拉低的擾動。該擾動在電源中被稱之爲同步開關噪聲（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪聲。
在時間T3，關閉PMOS管，這一動作不會導致脈衝噪聲的產生，因爲在此之前PMOS管一直處於打開狀態且沒有電流流過的。同時打開NMOS管，這時傳輸線、地平面、封裝電感Lg以及NMOS管形成一回路，有瞬間電流流過開關B，這樣在芯片內部的地結點處產生參考電平點被擡高的擾動。該擾動在電源系統中被稱之爲地彈噪聲（Ground Bounce，我個人讀着地tan）。
實際電源系統中存在芯片引腳、PCB走線、電源層、底層等任何互連線都存 在一定電感值，因此上面就IC級分析的SSN和地彈噪聲在進行Board Level分析時，以同樣的方式存在，而不僅僅侷限於芯片內部。就整個電源分佈系統來說（Power Distribute System）來說，這就是所謂的電源電壓塌陷噪聲。因爲芯片輸出的開關操作以及芯片內部的操作，需要瞬時的從電源抽取較大的電流，而電源特性來說不能快速響應該電流變化，高速開關電源開關頻率也僅有MHz量級。爲了保證芯片附近電源線上的電壓不至於因爲SSN和地彈噪聲降低超過器件手冊規定的容限，這就需要在芯片附近爲高速電流需求提供一個儲能電容，這就是我們所要的退耦電容。
如果電容是理想的電容，選用越大的電容當然越好了，因爲越大電容越大，瞬時提供電量的能力越強，由此引起的電源軌道塌陷的值越低，電壓值越穩定。但是，實際的電容並不是理想器件，因爲材料、封裝等方面的影響，具備有電感、電阻等附加特性；尤其是在高頻環境中更表現的更像電感的電氣特性。我們都知道實際電容的模型簡單的以電容、電阻和電感建立。除電容的容量C以外，還包括以下寄生參數：
1、等效串聯電阻ESR（Resr）：電容器的等效串聯電阻是由電容器的引腳電阻與電容器兩個極板的等效電阻相串聯構成的。當有大的交流電流通過電容器，Resr使電容器消耗能量(從而產生損耗)，由此電容中常用用損耗因子表示該參數。
2、等效串聯電感ESL（Lesl）：電容器的等效串聯電感是由電容器的引腳電感與電容器兩個極板的等效電感串聯構成的。
3、等效並聯電阻EPR Rp ：就是我們通常所說的電容器泄漏電阻，在交流耦合應用、存儲應用(例如模擬積分器和採樣保持器)以及當電容器用於高阻抗電路時，Rp是一項重要參數，理想電容器中的電荷應該只隨外部電流變化。然而實際電容器中的Rp使電荷以RC時間常數決定的速度緩慢泄放。
還是兩個參數RDA、CDA 也是電容的分佈參數，但在實際的應該中影響比較小，這就省了吧。所以電容重要分佈參數的有三個：ESR、ESL、EPR。其中最重要的是ESR、 ESL，實際在分析電容模型的時候一般只用RLC簡化模型，即分析電容的C、ESR、ESL。因爲寄生參數的影響，尤其是ESL的影響，實際電容的頻率特性表現出阻抗和頻率成“V”字形的曲線，低頻時隨頻率的升高，電容阻抗降低；當到最低點時，電容阻抗等於ESR；之後隨頻率的升高，阻抗增加，表現出電感特性（歸功於ESL）。因此對電容的選擇需要考慮的不僅僅是容值，還需要綜合考慮其他因素。包括：
1、電容容值；2、電介質材料；3、電容的幾何尺寸和放置位置。
所有考慮的出發點都是爲了降低電源地之間的感抗（滿足電源最大容抗的條件下），在有瞬時大電流流過電源系統時，不至於產生大的噪聲干擾芯片的電源地引腳。選用常見的有兩種方法計算所需的電容：
簡單方法：由輸出驅動的變化計算所需退耦電容的大小；
複雜方法：由電源系統所允許的最大的感抗計算退耦電容的大小。
我們假設一個模型，在一個Vcc＝3.3V的SRAM系統中，有36根輸出數據線，單根數據線的負載爲Cload＝30pF（相當的大了），輸出驅動需要在Tr＝2ns（上升時間）內將負載從0V驅動到3.3V，該芯片資料裏規定的電源電壓要求是3.3V＋0.3V/-0.165V。
可以看出在SRAM的輸出同時從0V上升到3.3V時，從電源系統抽取的電流最大，我們選擇此時計算所需的退耦電容量。我們採用第一種計算方法進行計算，單根數據線所需要的電流大小爲：
I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA;
36根數據線同時翻轉時的電流大小爲Itot＝45mA×36＝1.62A。芯片允許的供電電壓降爲0.165V，假設我們允許該芯片在電源線上因爲SSN引入的噪聲爲50mV，那麼所需要的電容退耦電容爲：
C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF；
從標準容值表中選用兩個34nF的電容進行並聯以完成該值，正如上面提到的退耦電容的選擇在實際中並不是越大越好，因爲越大的電容具有更大的封裝，而更大的封裝可能引入更大的ESL，ESL的存在會引起在IC引腳處的電壓抖動（Glitching），這個可以通過V＝L×（di/dt）公式來說明，常見貼片電容的L大約是1.5nH，那麼V＝1.5nH×（1.62A/2ns）=1.2V，考慮整個Bypass迴路的等效電感之後，實際電路中glitch 會小於該值。通過前人做的一些仿真的和經驗的數據來看，退耦電容上的Glitch與同時驅動的總線數量有很大關係。
因爲ESL在高頻時覺得了電源線上的電流提供能力，我們採用第二種方法再次計算所需的退耦電容量。這中方法是從Board Level考慮單板，即從Bypass Loop的總的感抗角度進行電容的計算和選擇，因此更具有現實意義，當然需要考慮的因素也就越多，實際問題的解決總是這樣，需要一些折中，需要一點妥協。
同樣使用上面的假設，電源系統的總的感抗最大：
Xmax＝（dV/dI）＝0.05/1.62=31m歐；
在此，需要說明我們引入的去耦電容是爲了去除比電源的去耦電容沒有濾除的更高頻率的噪聲，例如在電路板級參數中串聯電感約爲Lserial＝5nH，那麼電源的退耦頻率：
Fbypass＝Xmax/(2pi×Lserial)＝982KHz，這就是電源本身的濾波頻率，當頻率高於此頻率時，電源電路的退耦電路不起作用，需要引入芯片的退耦電容進行濾波。另外引入另外一個參數——轉折點頻率Fknee，該頻率決定了數字電路中主要的能量分佈，高於該頻率的分量認爲對數字電路的上升沿和下降沿變化沒有貢獻。在High-Speed Digital Design:A Hand Book of Black Magic這本書的第一章就詳細的討論了該問題，在此不進行詳細說明。只是引入其中推倒的公式：
Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns；
可見Fknee遠遠大於Fbypass，5nH的串聯電感肯定是不行了。那麼計算：
Ltot＝Xmax/(2pi×Fknee)＝(Xmax×Tr/pi)=19.7pH;
如前面提到的常見的貼片電容的串聯電感在1.5nH左右，所需要的電容個數是：
N＝（Lserial/Ltot）=76個，另外當頻率降到Fbypass的時候，也應該滿足板級容抗需要即：
Carray=(1/（2pi×Fbypass×Xmax）)＝5.23uF；
Celement=Carray/N=69nF;
哇噻，真不是一個小數目啊，這麼多啊！如果單板上還有其他器件同時動作，那麼需要更多的電容呢!如果布不下，只能選擇其他具有更小電感值的電容了。
電容選擇上都採用的MLCC的電容進行退耦，常見的MLCC的電容因爲介質的不同可以進行不同的分類，可以分成NPO的第一類介質，X7R和Z5V等的第二、三類介質。EIA對第二、三類介質使用三個字母，按照電容值和溫度之間關係詳細分類爲：
第一個數字表示下限類別溫度：
X：－55度；Y：－30度；Z：＋10度
第二個數字表示上限溫度：
4：＋65度；5：＋85度；6：105度；7：125度；8：150度；
第三個數字表示25度容量誤差：
P：＋10％/-10％；R：＋15％/-15％；S：＋22％/-22％；
T：＋22％/-33％；U：＋22％/-56％；V：＋22％/-82％
例如我們常見的Z5V，表示工作溫度是10度～85度，標稱容量偏差＋22％/-82％，就這玩意兒我們還大用特用啊。
介質性能好的電容容量做不大，容量大的介質常量不好，生活啊，你怎麼總是這麼矛盾啊！尤其重要的一點是MLCC電容提供的電容值都是指靜電容量，表示電容在很低的電壓下測試得到的電容量，當電容的兩端的直流電壓在不超過電容耐壓下加大時電容量將急劇下降，例如在某耐壓16V 的MLCC電容的測試數據中有：
0V－－>100%，8V——>86%，12V——>68%，16V——55％。
0V－－>100%，8V——>86%，12V——>68%，16V——55％。
我就因爲沒有注意該特性在某電路設計中出現了慘痛的教訓。
最後關於電容放置的位置，還得引用前輩們的口頭禪：“The rule of thumb is to place the capacitor as close as possible to the IC.”
本來以爲自己可以寫出藏之名山，傳世不朽的大作的，寫着寫着就不想寫了，關鍵還是肚子裏沒貨，就不污染大家的眼睛了，也不誤導看客了。
參考：
高速PCB中旁路電容的分析 :胡爲東 今日電子
Bypass Capacitor Selection for High-Speed Designs Micro科技
最後關於電容放置的位置，還得引用前輩們的口頭禪：“The rule of thumb is to place the capacitor as close as possible to the IC.”
本來以爲自己可以寫出藏之名山，傳世不朽的大作的，寫着寫着就不想寫了，關鍵還是肚子裏沒貨，就不污染大家的眼睛了，也不誤導看客了。
參考：
高速PCB中旁路電容的分析 :胡爲東 今日電子
Bypass Capacitor Selection for High-Speed Designs Micro科技
