（1）創建自己的IP核
參考https://blog.csdn.net/FPGADesigner/article/details/75309278
以下依次爲步驟：
（9）vivado 的 IP 核使用
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（6）Testbench仿真文件(計數器Counter爲例)
（1）=====創建文件 （2）=====編寫testbench文件======= 主文件 `timescale 1ns / 1ps //=====（2）計數器，循環移位，串並轉化======= m
（7）字符串序列檢測(主代碼+testbench)
（1）主代碼 `timescale 1ns / 1ns //狀態機之序列檢測 welcom module FSM( Clk, //時鐘 Rst_n,
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