PLL：分頻器，用於時鐘的分頻或者倍頻
MIG：memory interface generate（控制DDR的讀寫操作），動態內存的讀寫才需要這個控制器【XX_D_XX】
DMA：Direct Memory Access 內存直接讀取，不經過CPU
VIP：video image processor：視頻圖像處理
I2C：一種總線協議，用於數據傳輸，數據線SDA，時鐘線SCL
dir：dirver驅動【i2c_dir】
PS / PL：PS爲ARM端(軟件)，PL爲FPGA端(硬件)，要看清楚資源分佈在哪一端
PMOD：一種外圍接口，可以有很多類型(I2C等等)
Master AXI / Slave AXI ：zynq中的主總線端口和從總線端口（主端口爲主動發起的一方(攝像頭)，從端口爲被動接受的一方）
（1）工程文件夾的內容
ip:IP核 sim：仿真文件
src：RTL代碼 xdc：約束文件
（2）IP
搞清楚文件類型的功能
.dcp 行爲級仿真文件
.xdc 綜合後的文件
（1）=====創建文件 （2）=====編寫testbench文件======= 主文件 `timescale 1ns / 1ps //=====（2）計數器，循環移位，串並轉化======= m
（1）主代碼 `timescale 1ns / 1ns //狀態機之序列檢測 welcom module FSM( Clk, //時鐘 Rst_n,
（1）創建自己的IP核 參考https://blog.csdn.net/FPGADesigner/article/details/75309278 以下依次爲步驟：
（1）=====創建文件 （2）=====編寫testbench文件======= 主文件 `timescale 1ns / 1ps //=====（2）計數器，循環移位，串並轉化======= m
（1）主代碼 `timescale 1ns / 1ns //狀態機之序列檢測 welcom module FSM( Clk, //時鐘 Rst_n,
（1）創建自己的IP核 參考https://blog.csdn.net/FPGADesigner/article/details/75309278 以下依次爲步驟：
