原文參考：
http://m.openpcba.com/web/contents/get?id=3388&tid=15&clicktime=1575946378&enterid=1575946378
芯片設計流程：
1.設計輸入
設計輸入方式
輸入方式使用探討
2.綜合
編譯
映射
3.佈局佈線
佈局
佈線
4.約束
綜合約束
位置約束
時序約束
5.FPGA開發仿真
測試平臺
RTL級仿真
靜態仿真
時序仿真
6.靜態時序分析
7.在線調試
8.配置及固化
FPGA配置過程
配置模式
模式選擇
9.開發工具總結
一 設計輸入方式：
1.IP(Intellectual Property)核
*未加密RTL級IP
*加密的RTL級IP
*未經佈局佈線的網表級IP
*佈局佈線後的網表級IP
2.原理圖：直觀，簡潔
3.HDL：嚴密，易移植，方便仿真調試
VHDL,Verilog：仿真時間長
System Verilog，硬件C語言：系統級，行爲級的補充
抽象層次：
*結構級抽象（開關級，邏輯門級）
*功能級（RTL）
*行爲級
*系統級
二 綜合：
得到設計輸入後，都得把設計輸入得到一個可以和FPGA硬件資源相匹配的一個描述（門級網表）
編譯：
原理圖、HDL、IP核等通過編譯後生成門級網表；
門級網表與具體器件無關，所以具有平臺移植性。
映射：
與硬件平臺結合。映射與器件有關，不同映射生成性能不一樣的電路。
三 佈局佈線
**佈局：**根據網表裏的元素結構特點，將不同結構配置到FPGA具體SLICE位置上。
**佈線：**實現線路最優的slice連接，且整體性能好。
四 約束
對操作制定的規則，開發環境可以設置。
位置約束： 佈局策略，例如：I/O約束
時序約束： 寄存器反應時間，信號傳遞的延時。例如週期約束，輸入偏移約束和輸出偏移約束
綜合約束： 添加綜合約束可以實現速度和消耗面積間的平衡
五 FPGA開發仿真
*RTL級仿真
- 靜態仿真
- 時序仿真
- 測試平臺testbench
- 結構化測試：
激勵 -> 待驗證設計 -> 響應 -> （觀察對比波形，終端打印生成文本，自動對比結果）
RTL級仿真（功能仿真）
*工程在寄存器轉送級描述的測試，查看在RTL級描述時候實現的功能正確性
靜態仿真（門級仿真）
*工程在LUT門級網表描述時，在功能上檢查驗證工程的正確性
專業的第三方綜合工具不具備綜合功能的，需要添加工程用到的具體的FPGA型號
時序仿真
*在佈局佈線後進行， 佈線完成後會生成延時信息文件SDF(Standard dealy format)
包含最大值，典型值，最小值。min:typ:max
六 靜態時序分析STA(Static Timing Analysis)
根據時序分析報告，提取延時信息比較突出的信號節點流，得到不滿足時序要求的路徑。
七 在線調試（板級調試）
將工程下載到FPGA芯片上分析代碼運行情況。
*使用情況： 仿真不全面沒有發現的設計錯誤（異步事件，互連可靠性，電源，信號干擾）
*調試方式： 嵌入式邏輯分析儀，外部測試工具
八 配置及固化
配置過程：
SRAM配置存儲器（configure RAM）載入配置數據到芯片內的配置RAM
配置完成後，初始化內部寄存器及I/O管腳
初始化完成後，進入用戶模式
配置模式：
在線調試配置：
通過JTAG模式完成。PC和FPGA通信的時鐘爲JTAG接口的TCLK，數據直接從TDI進入FPGA完成配置
JTAG接口是業界標準接口，主要用於芯片測試等功能。
JTAG接口有4個必需的信號TDI,TDO,TMS,TCK以及一個可選信號TRST。
1.TDI:用於測試數據的輸入
2.TDO:測試數據的輸出
3.TMS:模式控制管腳，決定JTAG電路內部的TAP狀態機的跳變
4.TCK:測試時鐘，其他信號線須與之同步
5.TRST:可選，如果JTAG電路不用，可以將其連到GND
固化： 將工程配置到相應存儲單元
* 主模式：
FPGA器件引導配置操作過程，控制外部存儲器和初始化過程
* 從模式：
由外部計算機或控制器控制配置過程
主從模式從傳輸數據寬度上，又分別可以分爲串行和並行
主串，主並，從串，從並，多片級聯
九 開發工具
注：FPGA（Field Programmable Gate Array）是在PAL、GAL等可編程器件的基礎上進一步發展的產物。
它是作爲專用集成電路（ASIC）領域中的一種半定製電路而出現的，
既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點