1、創建頭文件,選擇verilog header,是.vh文件
2、將頭文件設置爲Global Include,這樣就不用在每個調用的文件裏面添加 `include "My_def.vh"文件了
3、將頭文件添加預定義,如`define SC_ref 570
4、調用時用define的值代替就行,如if(dn_mid >= `SC_ref)
1、創建頭文件,選擇verilog header,是.vh文件
2、將頭文件設置爲Global Include,這樣就不用在每個調用的文件裏面添加 `include "My_def.vh"文件了
3、將頭文件添加預定義,如`define SC_ref 570
4、調用時用define的值代替就行,如if(dn_mid >= `SC_ref)