在設計VORC時，發現對其進行層次化設計是一種好的方法。
VORC的層次化設計就是將各個子功能模塊（乘法、加法等）設計成子模塊，而在頂層只進行例化。這樣層次清晰，邏輯關係明確，容易進行仿真和驗證。在對VORC進行功能仿真以及更正錯誤時效果非常明顯。
在Verilog中，頂層模塊調用底層模塊的語法很簡單：
底層子模塊名 實例名 對應的端口參數
子模塊在頂層模塊中例化以後，就相當於一個實際的電路，是物理上存在的實體，並不是軟件中函數調用的概念。因此，在使用Verilog HDL等硬件描述語言進行電路設計時，應該摒棄軟件編程的一些思想，重要的是要注重電路實體的功能，而Verilog中的函數或者模塊調用實際上是複製一塊實體電路。