筆者這些天在研究如何用FPGA實現浮點的乘累計運算，關於浮點的乘法可以調用現成的IP核，而浮點的加法雖然有現成的IP核，但是輸出時鐘延遲太大，以及將輸出反饋到輸入端時會使系統的主時鐘頻率急劇降低，使整個系統能夠運行的速率很低，雖然筆者針對這一問題嘗試了一些補救措施，比如在輸出加一級reg進行緩衝，但是沒有什麼效果。無奈之下筆者選擇了自己編寫單精度浮點加法器邏輯，終於成功的解決了上述兩個問題，即時鐘延遲縮減的2個時鐘輸出反饋到輸入系統時鐘沒有明顯降低。關於浮點的二進制表示規則可以查看博客浮點數的二進制表示。依據此規則，浮點加法的邏輯可以分爲兩種情況：1、同符號相加。2、異符號相加。本篇介紹同符號相加的情況，下面給出的是verilog代碼。
module FP_ADD_same_oper //相同符號的浮點數據相加
(
input wire MAIN_CLK,
input wire [31:0] a,
input wire [31:0] b,
output wire [31:0] ab
);
reg [7:0] pow_a;
reg [7:0] pow_b;
reg [22:0] val_a;
reg [22:0] val_b;
reg flag;
always @(*)
begin
flag = a[31]; //提取符號
pow_a = a[30:23];
pow_b = b[30:23];
val_a = a[22:0];
val_b = b[22:0];
end
//比較指數大小提取指數差值
reg [24:0] val_max;
reg [24:0] val_min;
reg [7:0] pow_diff;
reg [7:0] pow_ab1;
reg flag1;
always @(negedge MAIN_CLK)
begin
flag1 <= flag;
if(pow_a > pow_b)
begin
pow_ab1 <= pow_a;
pow_diff <= pow_a - pow_b;
val_max <= {2'b01,val_a};
val_min <= {2'b01,val_b};
end
else
begin
pow_ab1 <= pow_b;
pow_diff <= pow_b - pow_a;
val_max <= {2'b01,val_b};
val_min <= {2'b01,val_a};
end
end
//計數輸出時的數值部分
reg [7:0] pow_ab2;
reg [24:0] val_ab1;
reg flag2;
always @(negedge MAIN_CLK) //當輸入的絕對值較大值是較小值的1萬倍以上時，則直接輸出較大者
begin
flag2 <= flag1;
pow_ab2 <= pow_ab1;
case(pow_diff)
0: begin val_ab1 <= val_max + val_min; end
1: begin val_ab1 <= val_max + {1'b0,val_min[24:1]}; end
2: begin val_ab1 <= val_max + {2'b0,val_min[24:2]}; end
3: begin val_ab1 <= val_max + {3'b0,val_min[24:3]}; end
4: begin val_ab1 <= val_max + {4'b0,val_min[24:4]}; end
5: begin val_ab1 <= val_max + {5'b0,val_min[24:5]}; end
6: begin val_ab1 <= val_max + {6'b0,val_min[24:6]}; end
7: begin val_ab1 <= val_max + {7'b0,val_min[24:7]}; end
8: begin val_ab1 <= val_max + {8'b0,val_min[24:8]}; end
9: begin val_ab1 <= val_max + {9'b0,val_min[24:9]}; end
10: begin val_ab1 <= val_max + {10'b0,val_min[24:10]}; end
11: begin val_ab1 <= val_max + {11'b0,val_min[24:11]}; end
12: begin val_ab1 <= val_max + {12'b0,val_min[24:12]}; end
13: begin val_ab1 <= val_max + {13'b0,val_min[24:13]}; end
14: begin val_ab1 <= val_max + {14'b0,val_min[24:14]}; end
// 15: begin val_ab1 <= val_max + {15'b0,val_min[24:15]}; end
// 16: begin val_ab1 <= val_max + {16'b0,val_min[24:16]}; end
// 17: begin val_ab1 <= val_max + {17'b0,val_min[24:17]}; end
// 18: begin val_ab1 <= val_max + {18'b0,val_min[24:18]}; end
// 19: begin val_ab1 <= val_max + {19'b0,val_min[24:19]}; end
// 20: begin val_ab1 <= val_max + {20'b0,val_min[24:20]}; end
// 21: begin val_ab1 <= val_max + {21'b0,val_min[24:21]}; end
// 22: begin val_ab1 <= val_max + {22'b0,val_min[24:22]}; end
// 23: begin val_ab1 <= val_max + {23'b0,val_min[24:23]}; end
default: begin val_ab1 <= val_max; end
endcase
end
//對最後的輸出指數部分和數據部分進行校準
reg [7:0] pow_ab3;
reg [23:0] val_ab2;
reg flag3;
always @(negedge MAIN_CLK)
begin
flag3 <= flag2;
if(val_ab1[24] == 1) //說明加法過程中數據有溢出
begin
pow_ab3 <= pow_ab2 + 1;
val_ab2 <= val_ab1[24:1]; //得到最後輸出的小數部分
end
else
begin
pow_ab3 <= pow_ab2;
val_ab2 <= val_ab1[23:0]; //得到最後輸出的小數部分
end
end
//對輸出進行打包
assign ab = {flag3,pow_ab3,val_ab2[22:0]};
endmodule
以上就是同符號相加時的邏輯，相加輸出的精度可以根據需要進行調整，精度要求越高的邏輯資源消耗越多。