在上一篇博客單精度浮點數加法器FPGA實現------（同號相加）中筆者介紹了單精度浮點數同號相加的FPGA邏輯實現，本次筆者將繼續介紹異號相加的邏輯，下面給出verilog代碼：
module FP_ADD_diff_oper //不同符號的浮點數據相加
(
input wire MAIN_CLK,
input wire [31:0] a,
input wire [31:0] b,
output wire [31:0] ab
);
reg [7:0] pow_a;
reg [7:0] pow_b;
reg [22:0] val_a;
reg [22:0] val_b;
reg flag_a;
reg flag_b;
always @(*)
begin
flag_a = a[31]; //提取符號
flag_b= b[31];
pow_a = a[30:23];
pow_b = b[30:23];
val_a = a[22:0];
val_b = b[22:0];
end
//比較指數大小提取指數差值
reg [24:0] val_max;
reg [24:0] val_min;
reg [7:0] pow_diff;
reg [7:0] pow_ab1;
reg flag1;
always @(negedge MAIN_CLK)
begin
if(pow_a > pow_b)
begin
flag1 <= flag_a; //輸出符號隨a
pow_ab1 <= pow_a;
pow_diff <= pow_a - pow_b;
val_max <= {2'b01,val_a};
val_min <= {2'b01,val_b};
end
else if(pow_a < pow_b)
begin
flag1 <= flag_b; //輸出符號隨b
pow_ab1 <= pow_b;
pow_diff <= pow_b - pow_a;
val_max <= {2'b01,val_b};
val_min <= {2'b01,val_a};
end
else
begin
pow_ab1 <= pow_a;
pow_diff <= 0;
if(val_a > val_b)
begin
flag1 <= flag_a; //輸出符號隨a
val_max <= {2'b01,val_a};
val_min <= {2'b01,val_b};
end
else //if(val_a < val_b)
begin
flag1 <= flag_b; //輸出符號隨b
val_max <= {2'b01,val_b};
val_min <= {2'b01,val_a};
end
end
end
//計數輸出時的數值部分
reg [7:0] pow_ab2;
reg [24:0] val_ab1;
reg flag2;
always @(negedge MAIN_CLK) //當輸入的絕對值較大值是較小值的1萬倍以上時，則直接輸出較大者
begin
flag2 <= flag1;
pow_ab2 <= pow_ab1;
case(pow_diff)
0: begin val_ab1 <= val_max - val_min; end
1: begin val_ab1 <= val_max - {1'b0,val_min[24:1]}; end
2: begin val_ab1 <= val_max - {2'b0,val_min[24:2]}; end
3: begin val_ab1 <= val_max - {3'b0,val_min[24:3]}; end
4: begin val_ab1 <= val_max - {4'b0,val_min[24:4]}; end
5: begin val_ab1 <= val_max - {5'b0,val_min[24:5]}; end
6: begin val_ab1 <= val_max - {6'b0,val_min[24:6]}; end
7: begin val_ab1 <= val_max - {7'b0,val_min[24:7]}; end
8: begin val_ab1 <= val_max - {8'b0,val_min[24:8]}; end
9: begin val_ab1 <= val_max - {9'b0,val_min[24:9]}; end
10: begin val_ab1 <= val_max - {10'b0,val_min[24:10]}; end
11: begin val_ab1 <= val_max - {11'b0,val_min[24:11]}; end
12: begin val_ab1 <= val_max - {12'b0,val_min[24:12]}; end
13: begin val_ab1 <= val_max - {13'b0,val_min[24:13]}; end
14: begin val_ab1 <= val_max - {14'b0,val_min[24:14]}; end
// 15: begin val_ab1 <= val_max - {15'b0,val_min[24:15]}; end
// 16: begin val_ab1 <= val_max - {16'b0,val_min[24:16]}; end
// 17: begin val_ab1 <= val_max - {17'b0,val_min[24:17]}; end
// 18: begin val_ab1 <= val_max - {18'b0,val_min[24:18]}; end
// 19: begin val_ab1 <= val_max - {19'b0,val_min[24:19]}; end
// 20: begin val_ab1 <= val_max - {20'b0,val_min[24:20]}; end
// 21: begin val_ab1 <= val_max - {21'b0,val_min[24:21]}; end
// 22: begin val_ab1 <= val_max - {22'b0,val_min[24:22]}; end
// 23: begin val_ab1 <= val_max - {23'b0,val_min[24:23]}; end
default: begin val_ab1 <= val_max; end
endcase
end
//對最後的輸出指數部分和數據部分進行校準
reg [8:0] pow_ab3;
reg [23:0] val_ab2;
reg flag3;
always @(negedge MAIN_CLK)
begin
flag3 <= flag2;
if(val_ab1[23] == 1) //說明減法過程中數據沒有借位
begin
pow_ab3 <= pow_ab2;
val_ab2 <= val_ab1[23:0]; //得到最後輸出的小數部分
end
else if(val_ab1[22] == 1)
begin
pow_ab3 <= pow_ab2 - 1;
val_ab2 <= {val_ab1[22:0],1'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[21] == 1)
begin
pow_ab3 <= pow_ab2 - 2;
val_ab2 <= {val_ab1[21:0],2'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[20] == 1)
begin
pow_ab3 <= pow_ab2 - 3;
val_ab2 <= {val_ab1[20:0],3'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[19] == 1)
begin
pow_ab3 <= pow_ab2 - 4;
val_ab2 <= {val_ab1[19:0],4'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[18] == 1)
begin
pow_ab3 <= pow_ab2 - 5;
val_ab2 <= {val_ab1[18:0],5'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[17] == 1)
begin
pow_ab3 <= pow_ab2 - 6;
val_ab2 <= {val_ab1[17:0],6'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[16] == 1)
begin
pow_ab3 <= pow_ab2 - 7;
val_ab2 <= {val_ab1[16:0],7'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[15] == 1)
begin
pow_ab3 <= pow_ab2 - 8;
val_ab2 <= {val_ab1[15:0],8'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[14] == 1)
begin
pow_ab3 <= pow_ab2 - 9;
val_ab2 <= {val_ab1[14:0],9'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[13] == 1)
begin
pow_ab3 <= pow_ab2 - 10;
val_ab2 <= {val_ab1[13:0],10'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[12] == 1)
begin
pow_ab3 <= pow_ab2 - 11;
val_ab2 <= {val_ab1[12:0],11'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[11] == 1)
begin
pow_ab3 <= pow_ab2 - 12;
val_ab2 <= {val_ab1[11:0],12'b0}; //得到最後輸出的小數部分
end
else if(val_ab1[10] == 1)
begin
pow_ab3 <= pow_ab2 - 13;
val_ab2 <= {val_ab1[10:0],13'b0}; //得到最後輸出的小數部分
end
else
begin
pow_ab3 <= 0;
val_ab2 <= 0;
end
end
//對輸出進行打包
assign ab = (pow_ab3[8]==1)?{32'h0}:{flag3,pow_ab3[7:0],val_ab2[22:0]};
endmodule
以上就是異號相加的邏輯實現，輸出精度可調，精度越高邏輯資源消耗越多，可以看到和同號相加明顯的區別是數據部分的運算同號時定點加法，異號時是定點減法，最後輸出的指數計算，同號時指數變化只會相對於輸入數據最大指數變大1，而異號時指數變化情況最大可時達到22。這是他們的區別。