第二章：Xilinx FPGA的結構和分類
目前主流的FPGA都採用基於SRAM工藝的查找表結構，也有一些軍品和宇航級FPGA採用Flash或者熔絲與反熔絲工藝的查找表結構。
1、查找表的結構和功能
查找表（Look-Up-Table）簡稱LUT，LUT本質上就是一個RAM。目前多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的RAM。當用戶通過原理圖或者HDL描述了一個邏輯電路以後，FPGA開發軟件會自動計算邏輯電路的所有可能的結果，並把真值表事先寫入RAM，每輸入一個信號進行邏輯運算就等於輸入一個地址進行查表，找出地址對應的內容，然後輸出。
ps：1、LUT實現組合邏輯的功能由輸入決定，而不是由複雜度決定；
2、LUT實現組合邏輯有固定傳輸延遲。
2、可配置模塊（CLB）
每個CLB連接到一個開關矩陣用於訪問通用的佈線資源。一個CLB包含一對切片（Slice）。1個Slice包含4個6輸入的查找表、8個觸發器、多路複用器、算術進位邏輯。連個Slice構成一個CLB。這兩個切片沒有直接的相互連接關係，每個切片通過列組織在一起。
3、時鐘資源和時鐘管理單元
a、全局時鐘：7系列FPGA提供了具有最高扇出的32個全局時鐘線，全局時鐘常常由CMT驅動，能完全消除基本的分佈延遲。
b、區域時鐘：一個區域定義爲任何一個有50個I/O和50個CLB高、和半個芯片寬度的區域。7系列FPGA有8~24個區域。每個區域內有4個時鐘跟蹤。
c、I/O時鐘：I/O時鐘非常快，只用於I/O邏輯和串行化/解串行（SerDes）電路。7系列提供了從MMCM到I/O的直接連接，用於低扭曲和高性能接口。
d、時鐘管理模塊（clock management tile，CMT）包含一個混合的時鐘管理器（mixed-mode clock manager，MMCM）和一個相位鎖相環（phase lock loop，PLL）。
f、塊存儲器單元：大多數FPGA都具有內嵌的RAM，可以用於高性能狀態機、FIFO緩衝區、大的移位寄存器、大的LUT或者ROM。
g、互聯資源：FPGA內部定義了不同類型的佈線，通過長度來定義。較長的路徑元素對於較長的距離來說速度更快
h、專用的DSP塊：7系列FPGA內集成了專用的、充分定製的低功耗XtremeDSP DSP48E1 DSP模塊。
i、輸入輸出塊：
j、吉比特收發器：
k、PCI-E模塊：
l、XADC模塊