原创 學習ZYNQ之FPGA4(ILA的使用)
ILA是一種調試手段，有兩種方式： 一種是HDL： 點擊IP Catalog，查詢ILA，在Number of Probes處選擇觀察信號的個數，並設置信號的位寬，選擇ooc模式，找到生成的例化模板，將例化模板與系統信號連接，生成比特流。
2020-06-28 17:29:17
原创 學習ZYNQ之FPGA2(開發板資源初探)
ZYNQ-7020 核心板資源圖 ZYNQ-7010 核心板資源圖 核心板外設簡介： 1. ZYNQ 主控芯片 ZYNQ-7020 核心板主控芯片爲 XC7Z020CLG400-2，85K LC（邏輯單元），4.9Mbit BRA
2020-06-28 17:29:17
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原创 學習ZYNQ之FPGA3(vivado軟件熟悉)
以led閃爍對vivado軟件進行熟悉。 1.新建工程 打開Qucik Start部分的create Project新建一個工程，其他兩個分別是打開工程和打開一個模板工程。 2.設計輸入 文件保存路徑全英文 PTL Project：按照常
2020-06-28 17:29:17
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原创 學習ZYNQ之FPGA13.0（串口通信原理）
通信的兩種方式：串行通信、並行通信 串行通信方式分爲：同步通信、異步通信 關於傳輸方向：單工、半雙工、全雙工 UART（異步串行通信）
2020-06-28 17:29:17
原创 學習ZYNQ之FPGA1
Zynq-7000 All Programmable SoC,是將ARM處理器的軟件可編程性和FPGA（靈活性、可擴展性）的硬件可編程性進行完美結合的全可編程片上系統。 1.SoC: 基於ASIC的SoC，一般用於大量製作，前期成本較
2020-06-28 17:29:17
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原创 學習ZYNQ之FPGA13.1（串口）
輸入信號爲時鐘信號和復位信號，輸出信號爲uart_data和uart_done,並且定義寄存器類型 串口接收模塊： module( input sys_clk, input
2020-06-28 17:29:06
原创 學習ZYNQ之FPGA14（RGB_LCD彩條實驗）
本次實驗需要編寫4個模塊，分別爲ID讀取模塊，時鐘分頻模塊，LCD顯示模塊和LCD驅動模塊。 ID讀取模塊： 實驗中每次復位後，ID的讀取只有一次 。 module rd_id( input clk,
2020-06-28 17:29:06
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原创 學習ZYNQ之FPGA13.1（串口發送）
輸入信號爲時鐘信號和復位信號，輸出信號爲uart_data和uart_done,並且定義寄存器類型 module( input sys_clk, input sy
2020-05-25 22:24:47
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原创 學習ZYNQ之FPGA12（時鐘IP核）
本次實驗爲使用時鐘IP核，輸入信號有時鐘信號，復位信號；輸出信號爲需要得到的頻率。管腳信息如上。 首先在IP Catalog 中找到時鐘嚮導 clocking wizard 進行設置； module( input
2020-05-09 08:51:23
原创 學習ZYNQ之FPGA11（呼吸燈）
本次實驗爲呼吸燈實驗，實際上是調節佔空比程序的編寫，通過佔空比的變化使led燈有亮到滅，由滅到亮。輸入信號爲時鐘信號和復位信號，輸出信號爲led信號。佔空比變化原理如下圖： 實驗中用到的led燈爲核心板上的led燈，管腳號爲 J16。
2020-05-04 17:16:06
原创 學習ZYNQ之FPGA10（按鍵控制蜂鳴器）
本次實驗分別要編寫按鍵消抖和蜂鳴器控制兩個源文件，並且將兩個原文件在頭文件中進行例化。 消抖方式有兩種： 一種是在按鍵按下時進行延時，一種是在按鍵達到穩定後進行延時；實驗中採用的是第二種方式。原理如下圖： 首先編寫按鍵消抖源文件：
2020-05-03 14:25:12
原创 學習ZYNQ之FPGA9（按鍵控制led燈）
上圖爲控制led燈的設計圖，輸入信號包括時鐘信號、復位信號、兩位的key信號（需要注意的是按鍵按下爲低電平），輸出信號爲兩位led的信號。 程序中的輸出端口led需要在always語句中賦值，所以定義成reg類。，比較難繞的是led_
2020-05-02 11:05:58
原创 學習ZYNQ之FPGA8（led燈閃爍）
上圖爲控制led燈閃爍的原理圖，其中時鐘信號、復位信號爲輸入信號，led爲輸出信號，led包括led0和led1，所以輸出信號應該是兩位的，時鐘的頻率爲50MHz，所以計時一秒需要50M次。本次實驗以兩個燈分別亮0.5秒。 核心板和
2020-04-30 05:02:01
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原创 學習ZYNQ之FPGA7（基礎語法2）
1.Verilog註釋 一種是以//開頭的語句，表示以//開始到本行結束都屬於註釋語句。 一種是以/*符號開始， */符號結束，在兩個符號之間的語句都是註釋語句，可擴展到多行。 2.常用的關鍵字 關鍵字 含義 module 模塊開始定
2020-04-29 00:34:07
原创 學習ZYNQ之FPGA6（基礎語法1）
1.Verilog的邏輯值 邏輯0：表示低電平，對應電路中的GND； 邏輯1：表示高電平，對應電路中的VCC； 邏輯X：表示未知狀態，有可能是高電平，也有可能是低電平； 邏輯Z：表示高阻態，相當於懸空狀態。 2.Verilog的數字進制格
2020-04-26 20:59:56