學習ZYNQ之FPGA3(vivado軟件熟悉)

以led閃爍對vivado軟件進行熟悉。

1.新建工程

打開Qucik Start部分的create Project新建一個工程，其他兩個分別是打開工程和打開一個模板工程。

2.設計輸入

文件保存路徑全英文

PTL Project：按照常規開發流程

Post-synthesis Project:需要導入源文件和綜合後工程

I/O Planning Project：I/O工程

import Project：導入工程

Example Project：示例工程

選擇PTL Project，視情況選擇是否添加源文件，並根據開發板型號進行選擇。

3.添加verilog文件：

添加約束文件、添加設計文件、添加已存在文件。

選擇添加設計文件，對模塊端口信號不做設定。

4.分析

RTL ANALYSIS

將代碼翻譯成原理圖，並對I/O口進行分配（兩種方法），可根據開發板原理圖進行查找。

5.綜合、實現、生成比特流

點擊生成比特流，軟件自動進行。