如果一個數字系統的時鐘頻率達到或者超過50MHz,而且工作在這個頻率之上的電路已經佔到了整個電子系統一定的分量（比如說1/3），這就稱爲高速電路。
實際上信號的諧波頻率比信號本身的重複頻率高，是信號快速變化的上升沿與下降沿引發了信號傳輸的非預期結果。因此，通常約定如果走線傳播延時大於20%驅動端的信號上升時間，則認爲此類信號是高速信號並可能產生傳輸線效應。
定義了傳輸線效應發生的前提條件，又如何判斷傳播延時是否大於20%驅動端的信號上升時間呢？信號上升時間的典型值一般可通過器件手冊查出，而信號的傳播時間在PCB設計中由實際佈線長度和傳播速度決定。例如，“FR4”板上信號傳播速度大約爲6in/ns（1in=2.54 cm），但如果過孔多，器件引腳多，速度將降低，高速邏輯器件的信號上升時間大約爲0.2ns,則安全的走線長度將不會超過0.24in.
假設“Tr”爲信號上升時問，“TD”爲信號線傳播延時，有如下經驗法則：如果民≥5TD,信號落在安全區域；如果2TD≥Tr≥5TD,信號落在不確定區域；如果Tr≤2TD,信號落在問題區域。對於落在不確定區域及問題區域的信號，應該使用高速電路設計方法。
與低速情況下的數字設計相比，高速數字設計着重強調了數字電路之間用來傳輸信號的路徑和互連，從發送信號芯片到接收信號芯片間的完整的電流路徑，包括封裝、走線、連接器、插座，以及許多其他的結構。高速數字電路的設計主要研究互連對信號傳播的影響、信號間的相互作用，以及和外界的相互作用。
*萬和興電子*