使用Verilog HDL語言實現4位超前進位加法器

原文鏈接：https://blog.csdn.net/Zach_z/article/details/78353188

一、1位半加器的實現

1.1 原理

半加器由兩個一位輸入相加，輸出一個結果位和進位，沒有進位輸入的加法器電路。

1.2 真值表

 

1.3 邏輯表達式

S = A ^ B 
C = A & B

1.4 Verilog 實現

module half_adder(
input  a,
input b, 
output sum,
output c_out
);

assign sum = a^b;
assign cout = a&b;
endmodule

二、1位全加器的實現

2.1 原理

由兩個1位的加數和一個進位作爲輸入,輸出一個結果位和進位,與半加器相比,全加器不只考慮本位計算結果是否有進位,也考慮上一位對本位的進位。

2.2 真值表

 

 2.3 Verilog 實現

module full_adder(
input a,
input b,
input c_in,
output sum,
output c_out
);
wire sum1;
wire c_out1,c_out2;

half_adder  half_adder1(.a(a),.b(b),.sum(sum1),.c_out(c_out1));
half_adder  half_adder2(.a(co),.b(sum1),.sum(sum),.c_out(c_out2));
assign c_out =  c_out1|c_out2;
endmodule

三、4位串行加法器

3.1 原理

由4個1位全加器串聯形成4位加法器，上一全加器的進位輸出端作爲下一全加器的進位輸入端

3.2 原理圖

 

Verilog 實現

例化四個1位全加器實現4位串行加法器

module add_4 ( 
input [3:0]a, 
input [3:0]b, 
input c_in, 
output [3:0] sum, 
output c_out 
); 
wire [3:0] c_tmp; 

full_adder i0 ( a[0], b[0], c_in, sum[0], c_tmp[0]); 
full_adder i1 ( a[1], b[1], c_tmp[0], sum[1], c_tmp[1] );  
full_adder i2 ( a[2], b[2], c_tmp[1], sum[2], c_tmp[2] );  
full_adder i3 ( a[3], b[3], c_tmp[2], sum[3], c_tmp[3] );  
assign c_out = c_tmp[3];
endmodule

四、4位超前進位加法器的實現

4.1 原理

對普通的全加器進行改良設計的並行加法器，主要針對普通全加器串聯互相進位產生延遲而進行改良

Si =Ai ^ Bi^ Ci-1 
Ci = AiBi + AiCi-1 + BiCi-1 = AiBi + (Ai+Bi)Ci-1

令 Gi=Ai*Bi ; Pi=Ai+Bi 代入Ci =AiBi + (Ai+Bi)Ci-1 
得 Ci=Gi+Gi*Ci-1

C0 = C_in 
C1=G0 + P0·C0 
C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0 ▪C0 
C3=G2 + P2·C2 = G2 + P2·G1 + P2·P1·G0 + P2·P1·P0·C0 
C4=G3 + P3·C3 = G3 + P3·G2 + P3·P2·G1 + P3·P2·P1·G0 + P3·P2·P1·P0·C0 
C_out=C4

Verilog 實現4位超前加法器

 

module fastadd_4(
  input[3:0] a,
  input[3:0] b,
  input c_in,
  output[3:0] sum,
  output c_out
  );
  wire[4:0] g,p,c;
    assign c[0]=c_in;
    assign p=a^b;
    assign g=a&b;
    assign c[1]=g[0]|(p[0]&c[0]);
    assign c[2]=g[1]|(p[1]&(g[0]|(p[0]&c[0])));
    assign c[3]=g[2]|(p[2]&(g[1]|(p[1]&(g[0]|(p[0]&c[0])))));
    assign c[4]=g[3]|(p[3]&(g[2]|(p[2]&(g[1]|(p[1]&(g[0]|(p[0]&c[0])))))));
    assign sum=p^c[3:0];
    assign c_out=c[4];
endmodule