Low Power Design Framework

有人說基於65nm或更先進的工藝的設計，面積和頻率不再是瓶頸，反而功耗會成爲新的瓶頸。

不懂，如果設計時不注意，導致了更多的門、更高的頻率，功耗怎麼能夠達到要求呢?

一個門不僅僅佔用了硅片的面積，而且還帶來了相應的功耗，因此更簡化的設計必定帶來更低的功耗。

能在低頻率下完成的工作，爲什麼一定要在高頻率下完成呢？

 

下面是前些天聽的一個報告裏提到的，關於低功耗設計的框架：

Efficient power saving must be handled at all levels:

    Technologylevel
      Process
      Packaging
    Layoutlevel
      Floorplanning
      Power domain
    Circuitlevel
      Low power library
    Gatelevel
      Clock gating
      Switch reduction
    Architecturelevel
      Concurrent processing
      Power management
    Algorithmlevel
      Efficient memory access
      Power management