所謂實現（Implement）是將綜合輸出的邏輯網表翻譯成所選器件的底層模塊與硬件原語，將設計映射到器件結構上，進行佈局佈線，達到在選定器件上實現設計的目的。實現主要分爲3個步驟：翻譯（Translate）邏輯網表，映射（Map）到器件單元與佈局佈線（Place & Route）。翻譯的主要作用是將綜合輸出的邏輯網表翻譯爲Xilinx特定器件的底層結構和硬件原語（具體的原語詳見第3章中的原語介紹）。映射的主要作用是將設計映射到具體型號的器件上（LUT、FF、Carry等）。佈局佈線步驟調用Xilinx佈局佈線器，根據用戶約束和物理約束，對設計模塊進行實際的佈局，並根據設計連接，對佈局後的模塊進行佈線，產生FPGA/CPLD配置文件。
翻譯過程
在翻譯過程中，設計文件和約束文件將被合併生成NGD（原始類型數據庫）輸出文件和BLD文件，其中NGD文件包含了當前設計的全部邏輯描述，BLD文件是轉換的運行和結果報告。實現工具可以導入EDN、EDF、EDIF、SEDIF格式的設計文件，以及UCF（用戶約束文件）、NCF（網表約束文件）、NMC（物理宏庫文件）、NGC（含有約束信息的網表）格式的約束文件。翻譯項目包括3個命令：
- [Translation Report]用以顯示翻譯步驟的報告；
[Floorplan Design]用以啓動Xilinx佈局規劃器（Floorplanner）進行手動佈局，提高佈局器效率；
[Generate Post-Translate Simulation Model]用以產生翻譯步驟後仿真模型，由於該仿真模型不包含實際佈線時延，所以有時省略此仿真步驟。
映射過程
在映射過程中，由轉換流程生成的NGD文件將被映射爲目標器件的特定物理邏輯單元，並保存在NCD（展開的物理設計數據庫）文件中。映射的輸入文件包括NGD、NMC、NCD和MFP（映射佈局規劃器）文件，輸出文件包括NCD、PCF（物理約束文件）、NGM和MRP（映射報告）文件。其中MRP文件是通過Floorplanner生成的佈局約束文件，NCD文件包含當前設計的物理映射信息，PCF文件包含當前設計的物理約束信息，NGM文件與當前設計的靜態時序分析有關，MRP文件是映射的運行報告，主要包括映射的命令行參數、目標設計佔用的邏輯資源、映射過程中出現的錯誤和告警、優化過程中刪除的邏輯等內容。映射項目包括如下命令：
[Map Report]用以顯示映射步驟的報告；
[Generate Post-Map Static Timing]產生映射靜態時序分析報告，啓動時序分析器（Timing Analyzer）分析映射後靜態時序；
[Manually Place & Route （FPGA Editor）]用以啓動FPGA底層編輯器進行手動佈局佈線，指導Xilinx自動佈局佈線器，解決佈局佈線異常，提高佈局佈線效率；
[Generate Post-Map Simulation Model]用以產生映射步 驟後仿真模型，由於該仿真模型不包含實際佈線時延，所以有時也省略此仿真步驟。
佈局和佈線過程
佈局和佈線（Place & Route）：通過讀取當前設計的NCD文件，佈局佈線將映射後生成的物理邏輯單元在目標系統中放置和連線，並提取相應的時間參數。佈局佈線的輸入文件包括NCD和PCF模板文件，輸出文件包括NCD、DLY（延時文件）、PAD和PAR文件。在佈局佈線的輸出文件中，NCD包含當前設計的全部物理實現信息，DLY文件包含當前設計的網絡延時信息，PAD文件包含當前設計的輸入輸出（I/O）管腳配置信息，PAR文件主要包括佈局佈線的命令行參數、佈局佈線中出現的錯誤和告警、目標占用的資源、未佈線網絡、網絡時序信息等內容。佈局佈線步驟的命令與工具非常多：
[Place & Route Report]用以顯示佈局佈線報告；
[Asynchronous Delay Report]用以顯示異步實現報告；
[Pad Report]用以顯示管腳鎖定報告；
[Guide Results Report]用以顯示佈局佈線指導報告，該報告僅在使用佈局佈線指導文件NCD文件後才產生；
[Generate Post-Place & Route Static Timing]包含了進行佈局佈線後靜態時序分析的一系列命令，可以啓動Timing Analyzer分析佈局佈線後的靜態時序；
[View/Edit Place Design（Floorplanner）]和[View/Edit Place Design（FPGA Editor）]用以啓動Floorplanner和FPGA Editor完成FPGA佈局佈線的結果分析、編輯，手動更改佈局佈線結果，產生布局佈線指導與約束文件，輔助Xilinx自動佈局佈線器，提高佈局佈線效率並解決佈局佈線中的問題；
[Analyze Power（XPower）]用以啓動功耗仿真器分析設計功耗；
[Generate Post-Place & Route Simulation Model]用以產生布局佈線後仿真模型，該仿真模型包含的時延信息最全，不僅包含門延時，還包含了實際佈線延時。該仿真步驟必須進行，以確保設計功能與FPGA實際運行結果一致；
[Generate IBIS Model]用以產生IBIS仿真模型，輔助PCB布板的仿真與設計；
[Multi Pass Place & Route]用以進行多週期反覆佈線；
[Back-annotate Pin Locations]用以反標管腳鎖定信息
經過綜合後，在過程管理區雙擊“Implement Design”選項，就可以完成實現.經過實現後能夠得到精確的資源佔用情況。