【Modelsim仿真】near ";": syntax error, unexpected ';', expecting ') 調試出錯

 

問題分析：

我們定位到的那行代碼，如上圖，似乎看起來沒有語法錯誤，符號也是英文無誤，但一般這種錯誤，的確是因爲括號打成中文下的括號了，複製粘貼的有可能出現符號格式錯誤，因此，Verilog編寫代碼時最好親手敲進去。

 

解決方法：

重新敲入定位到的那行語法有錯的代碼，即將“BankQueue Test(.N(N),.V(V),.key1(Key1),.key2(Key2),.key3(Key3);”刪去，重新敲這行代碼，最後再編譯就Oh了。