【Cadence Allegro—PCB設計】新手遇到的N個問題及其解答

前言:PCB工程師設計寶典:一般PCB基本設計流程


問題目錄

1、如何修改已經畫好的PCB板框大小呢? 

2、爲什麼GND要大面積覆銅?

3、Allegro 內電層分割

4、什麼是鋼網(Paste層)?

5、Allegro中,如何給GND鋪銅?

6、Allegro 如何設置route keepin?

7、Allegro 四層板如何覆銅?

8、如何修改Find過濾出的對象的顏色?

9、Allegro Out of date shapes問題的解決

10、Allegro 板子佈局佈線完成後了,DRC report時出現Package to package spacing error

11、Allegro 用Z-Copy來繪製routekeepin

12、敷銅的意義?

13、敷銅方面需要注意哪些問題?

14、Allegro 大面積的敷銅(實心覆銅)和網格銅哪個好?

15、Allegro 銅皮如何透明顯示?

16、Allegro 覆銅後如何去除孤島?

17、Allegro 覆銅後如何合併銅皮?

18、Allegro 覆銅後如何挖掉部分銅皮?

19、Allegro 如何放置禁止鋪銅區域?

20、Allegro 對不同Net網絡設置顏色


1、如何修改已經畫好的PCB板框大小呢? 

點擊Setup --- Outlines --- Board Outline ,然後通過去拉伸板框的方塊來改變板框的大小。 

image_1d2k2refrfmr1r02j4k18451cl5m.png-43.3kB

2、爲什麼GND要大面積覆銅?

大面積覆銅到地主要是高頻線路有EMC干擾,所以到覆銅。

有些板子是工作在高頻電路下,需要加地(GND)敷銅隔離屏蔽,所以,才直接GND敷銅,例如copy:顯卡,聲卡,網卡等板子就是這種。但並不是說凡是畫PCB都必須這樣的,大多數的PCB板還是不需要加地敷銅的,只需用導線把GND連接起來就行,但,在zd佈線允許的情況下,GND線儘量要寬。

3、Allegro 內電層分割

① Allegro PCB -內層分割,比如電源層需要分割幾種電源

② Allegro 內電層分割

PS:如果電源層沒有走信號線,跟地層相似,對不同電源進行分割,這樣簡單些。

可以使用Edit->Splite Plane->Creat這種命令。首先在繪製Route keepin,然後使用Anti Etch,在你需要分割的層繪製,即兩塊銅皮之間的間距(相當於就是分割銅面),在使用前面說的那個命令,選擇你需要創建的層,生成銅皮,最後給銅皮定義網絡即可。

 

4、什麼是鋼網(Paste層)?

什麼是鋼網,先來個感性認識:

某個電路板對應的一張37*47釐米的鋼網
某個電路板對應的一張37*47釐米的鋼網

 

什麼是鋼網?pcb鋼網的作用
上面那個鋼網放大的圖片

鋼網,當然是剛質的。圖中黑色的部分是窟窿,不告你的話,你可能看不出來。你把電路板放上去的話,你會發現,這些開了窟隆的地方,全都是焊貼片元件的焊盤的對應地方。

使用方法:把電路板放在下面,在鋼網上面刷焊錫膏,那麼電路板上對應焊盤位置就都有了焊錫膏,然後取掉鋼網,把元器件放到電路板上,再放到烤爐裏一烤,元器件就焊接到電路板上了。

鋼網層在哪裏添加?

在你做電路板的地方,就可以做鋼網,鋼網是按照你的電路板文件做出來的。用的就是電路板PCB文件的Top Paste和Bottom Paste層。

做一個鋼網需要多少錢?
在前些年,做一個鋼網需要上千塊錢,如今…像上面那個37*47釐米長寬的鋼網,只需50元,對,我沒有筆誤,就是50元,而且是激光鋼網。

原文:什麼是鋼網?pcb鋼網的作用

5、Allegro中,如何給GND鋪銅?

①、在Allegro界面選擇,工具欄的shape-->polygon多邊形、rectangle矩形、circular圓形,任選一個繪製,如圖:

 

②、在右側欄中的Options中選擇etch--->top或bottom,在Assign net name選擇信號網絡,如圖:

③、覆銅的度信號網絡選擇GND ,如圖:

設置完成就可以覆銅了。

6、Allegro 如何設置route keepin?

方法①.Setup-->Area-->package keepin ->route keepin-->畫框

方法②.edit -->z-copy->options->package keepin-->route keepin->offset->50->點擊外框

原文:allegro 如何設置route keepin,package keepin

7、Allegro 四層板如何覆銅?

我對四層版的規劃:
第一層:信號層TOP,並布元器件;
第二層:地線層,可能包含模擬地AGND、單片機地GND、數字地DGND1與DGND2(兩者之間用DC/DC模塊隔離)的佈線,並用GND整層覆銅;
第三層:電源層,可能包含電源進線+24V、顯示屏用電+24V(兩者之間用DC/DC模塊隔離),單片機電源VCC1,通訊電源VCC2的佈線,並用GND整層覆銅;電源層,多種電源用分割來實現,儘量不走信號線。
第四層:信號層BOTTOM,並布適量貼片元器件。


對於負片,正常情況電源和地層不用覆銅。(鋪銅的主要步驟是建立Shape)

8、如何修改Find過濾出的對象的顏色?

Assign color 是改變顏色的(分配顏色)

另外,想改變銅皮的顏色,就需要點擊Display--》COLOR/visibility--》點擊net,選擇銅皮網絡即可改變顏色。其他類型的同理類似。

9、Allegro Out of date shapes問題的解決

原因:這個情況是因爲重新鋪銅之前沒刪乾淨,原來的銅皮或者一塊銅完全被包含在另一塊銅裏造成的。那塊小的銅會被擠得消失了,但是boudary還在。

解決方法:

① 點擊”Status”窗口“Out of date shapes”子選項,點擊左邊的黃色小方塊,隨即會自動打開“Dynamic shapes State”報表的詳細信息,

② 在的“Stack-Up”項將所有層的顏色信息關掉,單獨打開對應層的”Bound”。然後通過“Dynamic shapes State”報表的座標信息定位到對應Shape將其刪除即可。

③ 通過“Dynamic shapes State”報表,我們能查看Dynamic shapes的詳細信息,通過點擊對應的座標,我們能跳轉到對應的shape進行操作。

 

參考原文鏈接:Cadence Allegro小技巧之解決Out of date shapes問題

10、Allegro 板子佈局佈線完成後了,DRC report時出現Package to package spacing error

原因:由於元件密度問題,元件放得比較近,但實際是沒有影響的,

解決方案:關閉package to package spacing 檢查,設置 Setup--》Constraint--》Mode--》Design mode(選package),點擊off就ok啦!

參考原文鏈接:

  1. Allegro package to package spacing、  
  2. 淺談Allegro進行DRC檢查報錯:Package to Package Spacing

11、Allegro 用Z-Copy來繪製routekeepin

假設板子上已經畫好了板子的外框,現在用Z-Copy來繪製routekeepin,具體操作如下:

1、Edit->Z-Copy。

2、在Options中選擇class和subclass,分別爲Route Keepin和ALL,以及是要內縮還是外擴

3、選擇好之後,單擊板子外框,就會自動生成route keepin

參考原文鏈接:Allegro中,Edit->Z-Copy的用法

12、敷銅的意義?

  1. 減小地線阻抗,提高抗干擾能力;
  2. 降低壓降,提高電源效率;
  3. 與地線相連,還可以減小環路面積。
  4. 出於讓PCB 焊接時儘可能不變形的目的,大部分PCB 生產廠家也會要求PCB 設計者在PCB 的空曠區域填充銅皮或者網格狀的地線。

PS:不過敷銅如果處理的不當,那將得不賞失

總之:PCB 上的敷銅,如果接地問題處理好了,肯定是利大於弊,它能減少信號線的迴流面積,減小信號對外的電磁干擾。 

13、敷銅方面需要注意哪些問題?

  1. 如果PCB的地較多,有SGND、AGND、GND等等,就要根據PCB板面位置的不同,分別以最主要的“地”作爲基準參考來獨立覆銅,數字地和模擬地分開來敷銅自不多言,同時在覆銅之前,首先加粗相應的電源連線:5.0V、3.3V等等,這樣一來,就形成了多個不同形狀的多變形結構。 
  2.  對不同地的單點連接,做法是通過0歐電阻或者磁珠或者電感連接;
  3. 晶振附近的覆銅,電路中的晶振爲一高頻發射源,建議在環繞晶振敷銅,然後將晶振的外殼另行接地。
  4.  孤島(死區)問題,如果覺得面積很大,那就定義個地過孔添加進去。
  5. 在開始佈線時,應對地線一視同仁,走線的時候就應該把地線走好,不能依*於覆銅後通過添加過孔來消除爲連接的地引腳,這樣的效果很不好。
  6. 在板子上最好不要有尖的角出現(<=180度),因爲從電磁學的角度來講,這就構成的一個發射天線!對於其他總會有一影響的只不過是大還是小而已,我建議使用圓弧的邊沿線。
  7.  多層板中間層的佈線空曠區域,不要敷銅。因爲你很難做到讓這個敷銅“良好接地”
  8. 設備內部的金屬,例如金屬散熱器、金屬加固條等,一定要實現“良好接地”。
  9. 三端穩壓器的散熱金屬塊,一定要良好接地。 晶振附近的接地隔離帶,一定要良好接地。

14、Allegro 大面積的敷銅(實心覆銅)和網格銅哪個好?

① 實心覆銅

  • 優點:有加大電流、屏蔽雙重作用
  • 缺點:如果過波峯焊時,板子可能會翹起來,甚至會起泡。
  • 解決辦法:一般也會開幾個槽,緩解銅箔起泡。

② 網格覆銅

  • 優點:從散熱的角度說,網格有好處(它降低了銅的受熱面)又起到了一定的電磁屏蔽的作用。
  • 缺點:單純的網格敷銅主要還是屏蔽作用,加大電流的作用被降低了。網格是使由交錯方向的走線組成的,我們知道對於電路來說,走線的寬度對於電路板的工作頻率是有其相應的“電長度“的(實際尺寸除以工作頻率對應的數字頻率可得,具體可見相關書籍),當工作頻率不是很高的時候,或許網格線的作用不是很明顯,一旦電長度和工作頻率匹配時,就非常糟糕了,你會發現電路根本就不能正常工作,到處都在發射干擾系統工作的信號。
  • 建議:因此高頻電路對抗干擾要求高的多用網格,低頻電路有大電流的電路等常用完整的鋪銅。 

15、Allegro 銅皮如何透明顯示?

 

參考原文鏈接:ALLEGRO銅皮透明顯示/去除孤島/扣銅/禁止鋪銅/合併銅皮

16、Allegro 覆銅後如何去除孤島?

Shape->Delete Islands

參考原文鏈接:ALLEGRO銅皮透明顯示/去除孤島/扣銅/禁止鋪銅/合併銅皮

17、Allegro 覆銅後如何合併銅皮?

Shape->merge shapes

參考原文鏈接:ALLEGRO銅皮透明顯示/去除孤島/扣銅/禁止鋪銅/合併銅皮

18、Allegro 覆銅後如何挖掉部分銅皮?

Shape->Manul void->...

參考原文鏈接:ALLEGRO銅皮透明顯示/去除孤島/扣銅/禁止鋪銅/合併銅皮

19、Allegro 如何放置禁止鋪銅區域?

Setup---Areas---Route Keepout:

20、Allegro 對不同Net網絡設置顏色

Display——》Color&Visibility,進入到Color Dialog,選擇“Nets”,在下面的顏色框中選擇不同的顏色,然後在網絡對應的框上面點擊一下,即可設置

 

 

 

 

 

 

 

 

 

發表評論
所有評論
還沒有人評論,想成為第一個評論的人麼? 請在上方評論欄輸入並且點擊發布.
相關文章