隨着數模轉換器的轉換速率越來越高，JESD204B串行接口已經越來越多地廣泛用在數模轉換器上，其對器件時鐘和同步時鐘之間的時序關係有着嚴格需求。本文就重點講解了JESD204B數模轉換器的時鐘規範，以及利用TI公司的芯片實現其時序要求。
本文引用地址：http://www.eepw.com.cn/article/270296.htm1. JESD204B介紹
1.1 JESD204B規範及其優勢
JESD204是基於SerDes($174.9800)的串行接口標準，主要用於數模轉換器和邏輯器件之間的數據傳輸，其最早的版本是JESD204A，現在是JESD204Bsubclass0，subclass1，subclass2.區別主要在於其對同步和鏈路間固定時差的測量。目前市場上比較多地數模轉換器接口是JESD204B subclass1.其最大傳輸速率可達12.5Gbps，支持多鏈路和多器件的同步以及固定時差的測量。下表是各版本之間的差異：
Table 1
在JESD204接口出現以前，數模轉換器的數字接口絕大多數是差分LVDS的接口，這就造成了布板的困難，當PCB的密度很大的時候就需要增加板層從而造成印製板的成本上升。而JESD204B接口是串行接口，能有效減少數據輸出的差分對，能最大限度的簡化Layout.因此JESD204B是高密度板不可或缺的接口。但因其需要進行嚴格的同步和以及時延的測量，與之接口的邏輯會比LVDS接口複雜很多，幸運的是現在邏輯廠商都集成了專用的JESD204IPCore在他們的軟件裏，從而簡化了邏輯的設計。
1.2 JESD204B時鐘的需求
儘管JESD204B也有不同的版本，但越來越多的廠商選擇Subclass1，因此市面上絕大多數的數模轉換器都是基於這個版本設計的。本文就以JESD204B subclass1來討論時鐘的時序需要以及TI時鐘芯片方案的實現。任何一個串行協議都離不開幀和同步，JESD204B也不例外，也需要收發雙方有相同的幀結構，然後以一種方式來同步，即辨別起始。JESD204B是以時鐘信號的沿來辨別同步的開始，以及通過一定的握手信號使得收發雙方能夠正確識別幀的長度和邊界，因此時鐘信號及其時序關係對於JESD204B就顯得極其重要。下圖是典型的JESD204B系統的系統連接，Device Clock是器件工作的主時鐘，一般在數模轉換器裏爲
圖1
其採樣時鐘或者整數倍頻的時鐘，其協議本身的幀和多幀的時鐘也是基於Device Clock.SYSREF是用於指示不同轉換器或者邏輯的Device Clock的沿，或者不同器件間Deterministic latency的參考。如下圖所示，Device Clock和SYSREF必須滿足的時序關係。
圖2
SYSREF的第一個上升沿要非常容易的能被Device Clock捕捉到，這樣就需要SYSREF和Device Clock滿足上圖的時序關係。通常會因爲PCB的線長以及時鐘器件不同通道輸出時的Skew，會帶來一定的誤差，Device Clock的上升沿不一定正好在SYSREF的脈衝的正中間，工程上只要在一定範圍內就能保證JESD204收發正常工作。
2.JESD204B時鐘的實現
本文引用地址：http://www.eepw.com.cn/article/270296.htm2.1專用的JESD204B時鐘芯片
LMK04820系列的時鐘芯片是一款專用的JESD204B時鐘芯片，Device Clock和SYSREF是成對輸出的，其輸出的時序滿足其時序要求，應用較爲簡單，但當用戶需要連續模式的SYSREF時，會引起一定串擾如下圖所示(983.04MDevclk and 7.68MSysREF)，可能會造成數模轉換器的性能下降。當然SYSREF工作在脈衝模式，LMK04820是一個完美選擇。如果板上JESD204B時鐘路數較多，LMK04820的輸出不能滿足要求，可以用LMK1802擴展得到更多的時鐘輸出。
圖3
2.2通用的LVDS時鐘芯片
在某些應用中客戶的系統上既有JESD204B的數模轉換器，也有LVDS接口的數模轉換器，或者客戶需要用到連續模式的SYSREF，這時LMK04800系列的時鐘芯片是理想選擇。LMK04800是帶有輸出延時調整的去抖芯片，我們調整其輸出的延時，使得兩路不同通道的輸出的時序滿足JESD204B時序的要求，分別作爲Device Clock和SYSREF.因此延時調整是LVDS時鐘芯片實現JESD204B時鐘的核心。
LMK04800的輸出有數字延時和模擬延時，在多數應用時數字延時的調整精度已經能滿足了，因此不推薦模擬延時調整，另外模擬延時會帶來輸出時鐘噪底的惡化，一般會惡化3-5db.數字延時的精度取決於第二級集成VCO
如果VCO_DIV沒有用或者用外部的VCO，則分子必須等於1.當延時設置完成後，必須有同步事件才能使得設置生效，同步可以通過寄存器，硬件管腳去觸發。當明白了數字延時的調整精度，再結合PCB傳輸延時就可以計算出最大的調整誤差。如果Device Clock是1GHz，而此時VCO的頻率是3GHz，則根據上面公式調整精度是167ps，另外我們需要考慮到器件不同輸出通道的Skew，這裏假設±30ps，另外還需要考慮到SYSREF和Device Clock的PCB長度不等長，這裏假設0.5cm，約±30ps，則我們可以得到SYSREF可調整的窗口：
圖4
圖中400ps是LMK04800 LVDS的輸出的上升沿和下降沿所用時間(上升沿和下降沿都是200ps)。圖中我們可以根據以上的條件計算得到調整精度是167ps，Device Clock的週期是1000ps，則可調整的窗口爲1000-400-120=480ps，即爲紅色的的影映區域，當SYSREF的上升沿在紅色的區域調整時，Device clock可以容易的檢測到SYSREF的上升沿，否則需要等到下一個Device clock週期才能檢測到SYSREF上升沿。
3結論及其測試驗證
相比LMK04828($12.6000)，我們用LMK04800和LMK01010($7.7512)產生JESD204B的時鐘，既能滿足
圖5
全是JESD204B的器件的要求，也能很好的用在有LVDS接口需要的系統中。另外LMK04800是一款非常成熟的具有高延時精度的時鐘芯片，其性能被用戶廣泛接受，同時在某些需要用延時調整去適應DPD算法的應用中也能很好提供完美時鐘解決方案。如下圖所示，這是通過調整LMK04800的輸出延時，用示波器採集的JESD204B的時鐘，其時序能很好的滿足其標準。