Kintex-7 和 Virtex-7 FPGA GTX 收發器的設計

This Design Advisory contains information on attribute settings, issues, and work-arounds for Kintex-7 and Virtex-7 FPGA GTX Transceiver General Engineering Sample (ES) Silicon

解決方案
1.GTX 收發器一般工程樣品 (ES) 芯片的屬性更新

此表顯示了對一般 ES 芯片進行可靠操作所需的 GTX 屬性更新。

初始 ES 比特流不能用於一般 ES 芯片，反之亦然。ISE Design Suite 13.4 在使用 1.6 版的 7  系列 FPGA 收發器嚮導時， 會在本機生成以下屬性更新。 ISE Design Suite 13.4 中的 嚮導 1.5 版本 僅支持初始 ES 芯片設置，而 1.6 版本僅支持一般 ES 芯片設置。

屬性	值
BIAS_CFG	64'h0000040000001000
CPLL_CFG	24'hBC07DC
QPLL_CFG	QPLL 下帶：27'h06801C1        QPLL 上帶：27'h0680181
QPLL_LOCK_CFG	16'h21E8
QPLL_CP	10'h01F
QPLL_LPF	4'hF
RXCDR_FR_RESET_ON_EIDLE	1'b0
RXCDR_PH_RESET_ON_EIDLE	1'b0
RXCDR_HOLD_DURING_EIDLE	1'b0
RX_DEBUG_CFG	12'h000
	全速(2)	半速(3)	1/4速(4)	1/8速(5)
RXCDR_CFG(1)	CDR 設置 < +/- 200 ppm       LPM 模式： 72'h0B_0000_23FF_1040_0020 (> 6.6 Gbps)       72'h03_0000_23FF_1020_0020 (<= 6.6 Gbps)       DFE 模式： 72'h0B_0000_23FF_1040_0020 (> 6.6 Gbps)       72'h03_0000_23FF_2040_0020 (<= 6.6 Gbps) CDR 設置 < +/- 700 ppm       LPM 模式： 72'h0B_8000_23FF_1040_0020 (> 6.6 Gbps)       72'h03_8000_23FF_1020_0020 (<= 6.6 Gbps)       DFE 模式： 72'h0B_8000_23FF_1040_0020 (> 6.6 Gbps)       72'h03_8000_23FF_2040_0020 (<= 6.6 Gbps)	CDR 設置 < +/- 200 ppm       LPM/DFE 模式： 72'h03_0000_23FF_4020_0020 CDR 設置 < +/- 700 ppm       LPM/DFE 模式： 72'h03_8000_23FF_4020_0020 CDR 設置 < +/- 1250 ppm       LPM/DFE 模式： 72'h03_8000_23FF_4020_0020	CDR 設置 < +/- 200 ppm       LPM/DFE 模式： 72'h03_0000_23FF_4008_0020 CDR 設置 < +/- 700 ppm       LPM/DFE 模式： 72'h03_8000_23FF_4008_0020 CDR 設置 < +/- 1250 ppm       LPM/DFE 模式： 72'h03_8000_23FF_4008_0020	CDR 設置 < +/- 200 ppm       LPM/DFE 模式： 72'h03_0000_23FF_4004_0020 CDR 設置 < +/- 700 ppm       LPM/DFE 模式： 72'h03_8000_23FF_4004_0020 CDR 設置 < +/- 1250 ppm       LPM/DFE 模式： 72'h03_8000_23FF_400_0020
RXCDR_LOCK_CFG	6'b010101(6)
RX_BIAS_CFG	12'b000000000100
RX_OS_CFG	13'b0000010000000
RX_DFE_LPM_HOLD_DURING_EIDLE	1'b0
PMA_RSV	32'h 0001_8480(7)       32'h 001E_7080(8)
PMA_RSV2[5]	1'b1(9)       1'b0(10)
ES_EYE_SCAN_EN	TRUE
RX_CM_SEL	2'b11
PMA_RSV2[4], RX_CM_TRIM	1'b1, 3'b010 (11)
PCS_RSVD_ATTR[8]	1'b1(12)       1'b0(13)
DFE 模式	內部串行迴路	信道
RX_DFE_GAIN_CFG	23'h0207EA	23'h020FEA
RX_DFE_VP_CFG	17'b00011111100000011	17'b00011111100000011
RX_DFE_UT_CFG	17'b10001000000000000	17'b10001111000000000
RX_DFE_KL_CFG	13'b0000011111110	13'b0000011111110
RX_DFE_KL_CFG2	32'h3788140A	32'h3010D90C
RX_DFE_H2_CFG	12'b000110000000	12'b000000000000
RX_DFE_H3_CFG	12'b000110000000	12'b000001000000
RX_DFE_H4_CFG	11'b00011100000	11'b00011110000
RX_DFE_H5_CFG	11'b00011100000	11'b00011100000
RX_DFE_LPM_CFG	16'h0954	16'h0954
LPM 模式	短信道（<=2.5 分貝衷減）	長信道（>2.5 分貝衷減）
RXLPM_HF_CFG	14'b00000000000000	14'b00000011110000
RXLPM_LF_CFG	14'b00000000000000	14'b00000011110000
RX_DFE_LPM_CFG	16'h0904(14)       16'h0104(15)	16'h0904(14)       16'h0104(15)

注：

1. RXCDR_CFG 設置是初步設置，並且正在進行特性描述。在可用時將會添加最終設置。
2. CPLL/QPLL 全速設置：針對 5.93 至 8.0 Gbps 線速和 9.8 至 10.3125 Gbps 線速的 QPLL 操作，以及使用一階分頻器的 3.2 至 6.6 Gbps 線速的 QPLL 操作。
3. CPLL/QPLL 半速設置：針對 2.965 至 4.0 Gbps 線速以及 4.9 至 5.15625 Gbps 線速的 QPLL 操作，以及使用二階分頻器的 1.6 至 3.3 Gbps 線速的 QPLL 操作。
4. CPLL/QPLL 1/4速設置：針對 1.4825 至 2.0 Gbps 線速以及 2.45 至 2.578125 Gbps 線速的 QPLL 操作，以及使用四階分頻器的 0.8 至 1.65 Gbps 線速的 QPLL 操作。
5. CPLL/QPLL 1/8速設置：針對 0.74125 至 1.0 Gbps 線速以及 1.225 至 1.2890625 Gbps 線速的 QPLL 操作，以及使用八階分頻器的 0.4 至 0.825 Gbps 線速的 QPLL 操作。
6. 不支持 RXCDRLOCK 端口，目前正在針對一般 ES 芯片對該端口進行評估。RXCDRLOCK 端口僅用作 CDR 鎖的粗測指示器，同時還建議使用它來驗證輸入數據 。
7. 較低線速：CPLL 全頻範圍，5.93 GHz <= QPLL VCO 頻率 < 6.6 GHz
8. 較高 線速： QPLL VCO 頻率 >= 6.6 GHz
9. 在使用眼掃描功能時，必須將 ES_EYE_SCAN_EN 和 PMA_RSV2[5] 設置爲 1'b1。
10. 當不使用眼掃描時，必須將 ES_EYE_SCAN_EN 設置爲 1'b1，將 PMA_RSV2[5] 設置爲 1'b0。
11. 可編程，設置爲 800 mV。 在 RX_CM_SEL = 2'b11 時應用。 在 LPM 模式下，當 RX_CM_SEL = 2'b00 時，將忽略 PMA_RSV2[4] 和 RX_CM_TRIM。
12. 對於使用 OOB（PCI Express 和 SATA/SAS 等）的設計，必須將 PCS_RSVD_ATTR[8] 設置爲 1'b1。
13. 對於不使用 OOB 的設計，必須將 PCS_RSVD_ATTR[8] 設置爲 1'b0。
14. 線速 <= 6.6 Gb/s
15. 線速 > 6.6 Gb/s

2.一般 ES 芯片 GTX 勘誤項

  此部分是指一般 ES 芯片的 Kintex-7 FPGA CES 勘誤信息。

1. CPLL 電源已關閉

  如果條件 (a) 和 (b) 持續超過 8000 小時，則 GTX 收發器 CPLL 會停止響應：

1. 已爲 MGTAVCC 和 MGTAVTT 加電。
2. 此設備處於下列狀態之一：
   
   1. 尚未配置 FPGA。
   2. 已配置 FPGA，但收發器尚未實例化。
   3. 收發器已實例化，但 CPLL 處於斷電狀態。

       在使用 QPLL 時，啓用每個 CPLL 將使 MGTAVTT 電源上的電流爲 30mA， MGTAVCC 電源的電流爲 20 mA。

     這就要求 CPLL 始終處於加電狀態，即便是使用 QPLL 將 CPLL 斷電端口 CPLLPD 設置爲 1'b0 的情況也不例外）。

3. 使用模式

眼掃描使用模式    

ES_EYE_SCAN_EN	PMA_RSV2[5]	說明
TRUE	1'b0	眼掃描已禁用
TRUE	1'b1	眼掃描已啓用

OOB 使用模式

PCS_RSVD_ATTR[8]	說明
1'b0	OOB 已斷電
1'b1	OOB 已加電

注： 爲運行 PCI Express 和 SATA/SAS 等應用，OOB 電路必須加電。

4. GTX 軟件已知問題/使用模式更改

  欲瞭解最新的　GTX 軟件使用模式更改和已知問題，敬請參考 (Xilinx 答覆 43339)。

5. GTX 初始 ES 向一般 ES 的移植

  對於希望將設計的 GTX 初始 ES 芯片移植爲一般 ES 芯片的客戶，有幾個問題需要考慮，請參閱 (Xilinx 答覆 45410)。

修改歷史
06/28/2012 -更新　GTX 軟件使用模式更改 (Xilinx 答覆 43339) 包含最新的　GTXE2_COMMON 使用模式更改信息。 
03/22/2012 - 爲 1/2 速模式更新 RXCDR_CFG 設置。
02/22/2012 - 爲 1/4 速和 1/8 速添加 RXCDR_CFG 設置。添加一個 GTX 軟件已知問題或使用模式變更鏈接。
01/12/2012 — 初始版本

適用於

器件

• Virtex-7
• Kintex-