原创 【數學建模_1：家政服務（2）】(lingo求解)
接着上一個博文，繼續將我們的思路呈現出來 4.2 問題二 4.2.1 模型的準備 假設第i項（i=1,2…,M）服務項目春夏秋冬四個季度的需求分別爲di1人,di2人,di3人,di4人保持不變；假設第i項項目春季招聘xi1名員工
2020-06-25 11:54:50
原创 Python 【類屬性+靜態方法+類方法】
之前講過類屬性，現在來講講靜態方法 現在用一個案例來把類屬性、靜態方法、類方法結合在一起 代碼如下： class Game() : top_score = 99 #類屬性 def __init__(self,
2020-06-25 11:54:50
原创 【數學建模_1：家政服務（1）】(lingo求解)
** 數學建模_1：家政服務（1） ** 最近在備戰數學建模國賽，然後也有一些題目練手，爲了督促自己學習，就在博客上不定時更新一下自己練習的題目，用的軟件是Python以及Lingo，lingo的官方教程我已經上傳到了資源裏，只要
2020-06-25 11:54:50
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原创 Python 【類屬性】
講講Python的類屬性 類是一個特殊的對象 圖片中有對Python類屬性的介紹，並且舉了一個例子，下面是例子的代碼： class Animal(object) : #使用賦值語句定義類屬性，記錄所有動物對象的數量
2020-06-25 11:54:50
原创 【Verilog_2】: 設計 n 位乘加器（先乘後加）
設計 n 位乘加器（先乘後加） Design a n-bit multiplier (firstly multiply and then add)` author : Mr.Mao e-mail : [email protected]
2020-06-25 11:54:50
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原创 Python 【__new__方法】
.__new__方法 ·使用類名（）創建對象時，Python的解釋器首先會調用__new__方法爲對象分配空間 ·__new__是一個由object基類提供的內置的靜態方法，主要作用有兩個： 1）在內存中爲對象 分配空間 2）返回
2020-06-25 11:54:50
原创 【verilog_6】: 設計一個 16 位串入並出移位寄存器
設計一個 16 位串入並出移位寄存器 author : Mr.Mao e-mail : [email protected] module shifter_s1p16( //串行右移專並行輸出 input clk, inp
2020-06-25 11:54:50
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原创 Python 【單例】
啥是單例？ .單例設計模式 ·目的：讓類創建的對象，在系統中只有唯一的一個實例 ·每一次執行類名（）返回的對象，內容地址是相同的 ·單例設計的應用場景：音樂播放器、打印機… 先看一個例子 #單例實例 class Musicplay
2020-06-25 11:54:50
原创 Python 【面向對象：繼承】
前面的兩篇講了面向對象的第一個特性：封裝 今天來講講面向對象的第二個特性：繼承 繼承分爲單繼承以及多繼承 先給出一個例子，看看繼承與非繼承的區別： 這是沒有使用繼承的程序： #不使用繼承 class Animal : de
2020-06-25 11:54:50
原创 python 【異常的捕獲以及拋出】
今天來看看異常 1.簡單的捕獲異常語法 1>如果不確定某些代碼是否能夠正常執行，可以用try來捕獲異常 2>捕獲異常語法格式： try: 嘗試執行的代碼 except: 出現錯誤的處理** 先看一個
2020-06-25 11:54:50
原创 Python 【面向對象：多態】
面向對象有三大特徵：封裝、繼承以及多態。前面幾篇博客介紹了封裝以及繼承，今天來說說多態。 這是題目要求，下面的小結可以看完代碼後回過頭來看 #多態 class Car(object) : def __init__(self
2020-06-25 11:54:50
原创 【正則表達式（二）】Python
1. 貪婪和非貪婪 貪婪模式：重複次數不確定時，儘可能多的向後匹配 字符：* + ? {m,n} 這四種情況下會產生貪婪模式 非貪婪模式：儘可能少地匹配內容，滿足正則表達式含義即可 字符： *? +? ?? {m,n}?
2020-06-25 11:54:50
原创 【小白教程：手把手教你進行pip換源】
Python換源 首先我們先來說說爲什麼要換源 衆所周知python有各種各樣的第三方包，而我們一般安裝的方式都是pip install xx模塊，但是我相信，大家在安裝的時候普遍遇到過安裝得非常慢，甚至可能裝着裝着，就err
2020-06-25 11:54:50
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原创 【Verilog_14】: 設計一個5-32譯碼器
設計一個5-32譯碼器 法一：這是個簡單又笨的方法 author : Mr.Mao e-mail : [email protected] module decoder_5_32(en, data_in, data_out) ;
2020-06-25 11:54:50
原创 【Verilog_13】: RTL ←→Verilog
RTL ←→Verilog module rtlxx ( //分頻器，週期爲div_param input clk, input reset_n, input a, input b, input c, outp
2020-06-25 11:54:50