fpga spartan6 ISE 14.7 IP核 時鐘 例化出錯

• 用IP核生成了一個時鐘，例化的時候報錯
  Port has illegal connections. This port is connected to an input buffer and other components
  並且error點進去還會彈出是否啓用腳本的提示框 不想卡死可以一直按否（取消） win10
  右擊synthesuze 選擇process Xilinx Specific Options裏 將add io buf的選項去掉
• 好的開始報錯我之前加進來的引腳有問題
  我的引腳當然沒問題，把例化的時鐘和測試文件刪除，把上一步add io buf的選項勾選 ok 不在報錯不識別引腳，當然這不能解決根本問題 老子例化個時鐘給仿真器看有什麼問題
• 怎麼處理
  最後發現是cdc文件中連接的網絡在後續生成過程中消失或者改變名字 呵呵…行吧這個垃圾軟件
  總而言之之前報的幾乎都是這個，add io buf 選項務必不能去掉，去掉之後下一步會報錯說引腳找不到 。還有因爲用pll輸出時鐘自己監測自己，所以報錯。以上，問題解決。